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cy68013與fpGA接口的veriloghdl設(shè)計(jì)
標(biāo)簽： veriloghdl 68013 fpGA cy
上傳時(shí)間： 2013-08-20
上傳用戶：AbuGe
基于fpGA的PCI接口源代碼及Testbenc
標(biāo)簽： Testbenc fpGA PCI 接口
上傳用戶：sun_pro12580
自己做的fpGA下的頻率計(jì)模塊化設(shè)計(jì) 附有完整的程序和仿真圖紙
標(biāo)簽： fpGA 頻率計(jì) 模塊化設(shè)計(jì) 仿真
上傳用戶：wanqunsheng
介紹了3DES加密算法的原理并詳盡描述了該算法的fpGA設(shè)計(jì)實(shí)現(xiàn)。采用了狀態(tài)機(jī)和流水線技術(shù)，使得在面積和速度上達(dá)到最佳優(yōu)化；添加了輸入和輸出接口的設(shè)計(jì)以增強(qiáng)該算法應(yīng)用的靈活性。各模塊均用硬件描述語言實(shí)現(xiàn)，最終下載到fpGA芯片Stratix EP1S25F780C5中。
標(biāo)簽： 3DES fpGA 加密算法 算法
上傳用戶：HGH77P99
fpGA視頻控制器設(shè)計(jì),FED驅(qū)動控制系統(tǒng)的研制與fpGA設(shè)計(jì)\r\n
標(biāo)簽： fpGA FED 視頻 制器設(shè)計(jì)
上傳用戶：阿四AIR
CPLD/fpGA學(xué)習(xí)與應(yīng)用，學(xué)習(xí)可編程邏輯的好書籍。
標(biāo)簽： CPLD fpGA
上傳用戶：幾何公差
分析了MATLAB/Simulink 中DSP Builder 模塊庫在fpGA 設(shè)計(jì)中優(yōu)點(diǎn)，\\r\\n然后結(jié)合FSK 信號的產(chǎn)生原理，給出了如何利用DSP Builder 模塊庫建立FSK 信號發(fā)生器模\\r\\n型，以及對FSK 信號發(fā)生器模型進(jìn)行算法級仿真和生成VHDL 語言的方法，并在modelsim\\r\\n中對FSK 信號發(fā)生器進(jìn)行RTL 級仿真，最后介紹了在fpGA 芯片中實(shí)現(xiàn)FSK 信號發(fā)生器的設(shè)\\r\\n計(jì)方法。
標(biāo)簽： Simulink Builder MATLAB fpGA
上傳用戶：herog3
fpGA 在無刷直流電機(jī)控制中的應(yīng)用，學(xué)習(xí)應(yīng)用有參考價(jià)值
標(biāo)簽： fpGA 無刷直流 中的應(yīng)用 電機(jī)控制
上傳用戶：段璇琮*
基于QUARTUSII軟件 實(shí)現(xiàn)fpGA（ATERA CYCLONE II系列）與SD卡SD模式通信\r\n所用語言位verilog HDL
標(biāo)簽： QUARTUSII CYCLONE ATERA fpGA
上傳用戶：it男一枚
fpGA可促進(jìn)嵌入式系統(tǒng)設(shè)計(jì)改善即時(shí)應(yīng)用性能，臺灣人寫的，關(guān)于fpGA應(yīng)用的技術(shù)文章
標(biāo)簽： fpGA 嵌入式 系統(tǒng) 性能
上傳用戶：liuwei6419
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