介紹ISE13.1 iMPACT 下載bit文件 和mcs文件的詳細步驟
上傳時間： 2013-11-17
上傳用戶：helmos
quartus
上傳時間： 2014-01-13
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這一節的目的是使用XPS為ARM PS 處理系統 添加額外的IP。從IP Catalog 標簽添加GPIO，并與ZedBoard板子上的8個LED燈相連。當系統建立完后，產生bitstream，并對外設進行測試。本資料為源代碼，原文設計過程詳見：【 玩轉賽靈思Zedboard開發板（4）：如何使用自帶外設IP讓ARM PS訪問FPGA？】 硬件平臺：Digilent ZedBoard 開發環境：Windows XP 32 bit 軟件： XPS 14.2 +SDK 14.2
上傳時間： 2013-11-06
上傳用戶：yuchunhai1990
附件有二個文當，都是dxp2004教程 ，第一部份DXP2004的相關快捷鍵，以及中英文對照的意思。第二部份細致的講解的如何使用DXP2004。 dxp2004教程第一部份： 目錄 1 快捷鍵 2 常用元件及封裝 7 創建自己的集成庫 12 板層介紹 14 過孔 15 生成BOM清單 16 頂層原理圖: 16 生成PCB 17 包地 18 電路板設計規則 18 PCB設計注意事項 20 畫板心得 22 DRC 規則英文對照 22 一、Error Reporting 中英文對照 22 A ： Violations Associated with Buses 有關總線電氣錯誤的各類型（共 12 項） 22 B ：Violations Associated Components 有關元件符號電氣錯誤（共 20 項） 22 C ： violations associated with document 相關的文檔電氣錯誤（共 10 項） 23 D ： violations associated with nets 有關網絡電氣錯誤（共 19 項） 23 E ： Violations associated with others 有關原理圖的各種類型的錯誤 (3 項 ) 24 二、 Comparator 規則比較 24 A ： Differences associated with components 原理圖和 PCB 上有關的不同 ( 共 16 項 ) 24 B ： Differences associated with nets 原理圖和 PCB 上有關網絡不同（共 6 項） 25 C ： Differences associated with parameters 原理圖和 PCB 上有關的參數不同（共 3 項） 25 Violations Associated withBuses欄 —總線電氣錯誤類型 25 Violations Associated with Components欄 ——元件電氣錯誤類型 26 Violations Associated with documents欄 —文檔電氣連接錯誤類型 27 Violations Associated with Nets欄 ——網絡電氣連接錯誤類型 27 Violations Associated with Parameters欄 ——參數錯誤類型 28 dxp2004教程第二部份 路設計自動化（ Electronic Design Automation ） EDA 指的就是將電路設計中各種工作交由計算機來協助完成。如電路圖（ Schematic ）的繪制，印刷電路板（ PCB ）文件的制作執行電路仿真（ Simulation ）等設計工作。隨著電子工業的發展，大規模、超大規模集成電路的使用是電路板走線愈加精密和復雜。電子線路 CAD 軟件產生了， Protel 是突出的代表，它操作簡單、易學易用、功能強大。 1.1 Protel 的產生及發展 1985 年 誕生 dos 版 Protel 1991 年 Protel for Widows 1998 年 Protel98 這個 32 位產品是第一個包含 5 個核心模塊的 EDA 工具 1999 年 Protel99 既有原理圖的邏輯功能驗證的混合信號仿真，又有了 PCB 信號完整性 分析的板級仿真，構成從電路設計到真實板分析的完整體系。 2000 年 Protel99se 性能進一步提高，可以對設計過程有更大控制力。 2002 年 Protel DXP 集成了更多工具，使用方便，功能更強大。 1.2 Protel DXP 主要特點 1 、通過設計檔包的方式，將原理圖編輯、電路仿真、 PCB 設計及打印這些功能有機地結合在一起，提供了一個集成開發環境。 2 、提供了混合電路仿真功能，為設計實驗原理圖電路中某些功能模塊的正確與否提供了方便。 3 、提供了豐富的原理圖組件庫和 PCB 封裝庫，并且為設計新的器件提供了封裝向導程序，簡化了封裝設計過程。 4 、提供了層次原理圖設計方法，支持“自上向下”的設計思想，使大型電路設計的工作組開發方式成為可能。 5 、提供了強大的查錯功能。原理圖中的 ERC （電氣法則檢查）工具和 PCB 的 DRC （設計規則檢查）工具能幫助設計者更快地查出和改正錯誤。 6 、全面兼容 Protel 系列以前版本的設計文件，并提供了 OrCAD 格式文件的轉換功能。 7 、提供了全新的 FPGA 設計的功能，這好似以前的版本所沒有提供的功能。
上傳時間： 2015-01-01
上傳用戶：zhyfjj
目錄 目錄 1 快捷鍵 2 常用元件及封裝 7 創建自己的集成庫 12 板層介紹 14 過孔 15 生成BOM清單 16 頂層原理圖: 16 生成PCB 17 包地 18 電路板設計規則 18 PCB設計注意事項 20 畫板心得 22 DRC 規則英文對照 22 一、Error Reporting 中英文對照 22 A ： Violations Associated with Buses 有關總線電氣錯誤的各類型（共 12 項） 22 B ：Violations Associated Components 有關元件符號電氣錯誤（共 20 項） 22 C ： violations associated with document 相關的文檔電氣錯誤（共 10 項） 23 D ： violations associated with nets 有關網絡電氣錯誤（共 19 項） 23 E ： Violations associated with others 有關原理圖的各種類型的錯誤 (3 項 ) 24 二、 Comparator 規則比較 24 A ： Differences associated with components 原理圖和 PCB 上有關的不同 ( 共 16 項 ) 24 B ： Differences associated with nets 原理圖和 PCB 上有關網絡不同（共 6 項） 25 C ： Differences associated with parameters 原理圖和 PCB 上有關的參數不同（共 3 項） 25 Violations Associated withBuses欄 —總線電氣錯誤類型 25 Violations Associated with Components欄 ——元件電氣錯誤類型 26 Violations Associated with documents欄 —文檔電氣連接錯誤類型 27 Violations Associated with Nets欄 ——網絡電氣連接錯誤類型 27 Violations Associated with Parameters欄 ——參數錯誤類型 28
上傳時間： 2013-11-21
上傳用戶：旭521
Express Mode uses an 8-bit wide bus path for fast configuration of Xilinx FPGAs. Thisapplication note provides information on how to perform Express configuration specifically forthe Spartan™-XL family. The Express mode signals and their associated timing are defined.The steps of Express configuration are described in detail, followed by detailed instructions thatshow how to implement the configuration circui
標簽： Spartan-XL Express XAPP FPGA
上傳時間： 2015-01-02
上傳用戶：nanxia
This application note describes how to build a system that can be used for determining theoptimal phase shift for a Double Data Rate (DDR) memory feedback clock. In this system, theDDR memory is controlled by a controller that attaches to either the OPB or PLB and is used inan embedded microprocessor application. This reference system also uses a DCM that isconfigured so that the phase of its output clock can be changed while the system is running anda GPIO core that controls that phase shift. The GPIO output is controlled by a softwareapplication that can be run on a PowerPC® 405 or Microblaze™ microprocessor.
上傳時間： 2014-11-26
上傳用戶：erkuizhang
The introduction of Spartan-3™ devices has createdmultiple changes in the evolution of embedded controldesigns and pushed processing capabilities to the “almostfreestage.” With these new FPGAs falling under $20, involume, with over 1 million system gates, and under $5for 100K gate-level units, any design with programmablelogic has a readily available 8- or 16-bit processor costingless than 75 cents and 32-bit processor for less than $1.50.
上傳時間： 2013-10-21
上傳用戶：ligi201200
The Virtex™-4 user access register (USR_ACCESS_VIRTEX4) is a 32-bit register thatprovides direct access to bitstream data by the FPGA fabric. It is useful for loadingPowerPC™ 405 (PPC405) processor caches and/or other data into the FPGA after the FPGAhas been configured, thus achieving partial reconfiguration. The USR_ACCESS_VIRTEX4register is programmed through the bitstream with a command that writes a series of 32-bitwords.
標簽： USR_ACCESS PowerPC XAPP 719
上傳時間： 2013-12-23
上傳用戶：yuanwenjiao
This application note covers the design considerations of a system using the performance features of the LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect core. The design focuses on high system throughput through the AXI Interconnect core with F MAX and area optimizations in certain portions of the design. The design uses five AXI video direct memory access (VDMA) engines to simultaneously move 10 streams (five transmit video streams and five receive video streams), each in 1920 x 1080p format, 60 Hz refresh rate, and up to 32 data bits per pixel. Each VDMA is driven from a video test pattern generator (TPG) with a video timing controller (VTC) block to set up the necessary video timing signals. Data read by each AXI VDMA is sent to a common on-screen display (OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream. The output of the OSD core drives the DVI video display interface on the board. Performance monitor blocks are added to capture performance data. All 10 video streams moved by the AXI VDMA blocks are buffered through a shared DDR3 SDRAM memory and are controlled by a MicroBlaze™ processor. The reference system is targeted for the Virtex-6 XC6VLX240TFF1156-1 FPGA on the Xilinx® ML605 Rev D evaluation board
上傳時間： 2013-11-23
上傳用戶：shen_dafa
