The following table covers the main features offered by the MT7628KN and MT7628AN. Overall, the MT7628KN supports the requirements of an entry level AP/router, while the more advanced MT7628AN supports a number of interfaces together with a large maximum RAM capacity.Features· Embedded MIPS24KEc (575/580 MHz) with 64KBl-Cache and 32KB D-Cache·2T2R 2.4GHz with 300 Mbps PHY data rate· Legacy 802.11b/g and HT 802.11n modes·20/40 MHz channel bandwidth· Reverse Data Grant(RDG)· Maximal Ratio Combining(MRC)· Space Time Block Coding(STBC)· MCM 8 Mbytes DDR1 KGD(MT7628KN)·16-bit DDR1/2 up to 128/256 Mbytes(MT7628AN/KN)· SPI/SD-XC/eMMC·x1 USB 2.0 Host,x1 Ple Root Complex·5-port 10/100 FE PHY
標(biāo)簽： mt7628
上傳時間： 2022-07-25
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現(xiàn)實生活中的語音不可避免的要受到周圍環(huán)境的影響，背景噪聲例如機械噪聲、街頭音樂噪音，其他說話者的話音等均會嚴重地影響語音信號的質(zhì)量：此外傳輸系統(tǒng)本身也會產(chǎn)生各種噪聲，因此接收端的信號為帶噪語音信號。混疊在語音信號中的噪聲按類別可分為環(huán)境噪聲等的加法性噪聲及電器線路干擾等的乘法性噪聲；按性質(zhì)可分為平穩(wěn)噪聲和非平穩(wěn)噪聲。 語音增強的根本目的就是凈化語音質(zhì)量。把不需要的噪音減低到最小程度。但是由于噪音的復(fù)雜性，很難歸納出一個統(tǒng)一的特征，因此不可能尋求一種算法完全適應(yīng)于所有的噪音消除，因此語音增強是一個復(fù)雜的工程。 有關(guān)抗噪聲技術(shù)的研究以及實際環(huán)境下的語音信號處理系統(tǒng)的開發(fā)，在國內(nèi)外已經(jīng)成為語音信號處理非常重要的研究課題，已經(jīng)作了大量的研究工作，取得了豐富的研究成果。本文僅對加性噪聲下的語音增強技術(shù)做了較為仔細的討論，我們先給出語音信號處理的基本理論，它是語音增強算法研究和實現(xiàn)的理論基礎(chǔ)，在此基礎(chǔ)總結(jié)了自適應(yīng)信號處理技術(shù)的特點以及在語音增強方面的應(yīng)用。選取工程領(lǐng)域最常用的自適應(yīng)LMS濾波算法和RLS濾波算法作為研究對象，提出了利用最小均方誤差意義下自適應(yīng)濾波器的輸出信號與主通道噪聲信號的等效關(guān)系，得到濾波器最佳自適應(yīng)參數(shù)的方法，并分析了在平穩(wěn)和非平穩(wěn)噪聲環(huán)境下，L M S濾波器族和R L S濾波器在不同噪音輸入下的權(quán)系數(shù)收斂速度、權(quán)系數(shù)穩(wěn)定性、跟蹤輸入信號的能力和信噪比的改善等特性。 研究了MATLAB語言程序設(shè)計和使用MALTLAB對語音算法進行仿真、并輸入了多種實際環(huán)境下的噪音進行濾波仿真并對仿真的結(jié)果進行比較和分析。總結(jié)出了LMS、NLMS、SIGN-ERROR-LMS、RLS自適應(yīng)濾波器在語音濾波方面的特點 和應(yīng)用情況。 最后在MATLAB仿真的基礎(chǔ)上，利用Altera公司的Cyclone2系列FPGA芯片和多種EDA工具，完成了L M S自適應(yīng)濾波器的FPGA設(shè)計。 關(guān)鍵詞：語音增強，背景噪音，自適應(yīng)濾波器，LMS，RLS，F(xiàn)PGA
上傳時間： 2013-04-24
上傳用戶：lijianyu172
■ High Performance, Low Power AVR? 8-Bit Microcontroller ■ Advanced RISC Architecture –120 Powerful Instructions – Most Single Clock Cycle Execution –32 x 8 General Purpose Working Registers –Fully Static Operation
標(biāo)簽： Atmel
上傳時間： 2013-06-01
上傳用戶：tccc
These 8-bit shift registers feature gated serial inputs andan asynchronous clear. A LOW logic le
上傳時間： 2013-06-12
上傳用戶：qq521
根據(jù)機械電子工程類專業(yè)測控實驗教學(xué)平臺數(shù)據(jù)采集的需要，在綜合考慮成本和性能基礎(chǔ)上，提出以為主處理芯片的數(shù)據(jù)采集卡設(shè)計方案。 該方案的主要特點是，使用基于ARM7TDMI內(nèi)核的，工作主頻最高可達44MHz；內(nèi)置高性能的ADC和DAC模塊，采樣速度最高可達1MSPS，采樣精度為12位；模擬信號輸入通道最多可達16路，模擬信號輸出通道最高可達4路；具有豐富的外設(shè)資源可以使用，GPIO口數(shù)目最高可達40個。 在設(shè)計中采用了模塊化思想，將系統(tǒng)分為四個功能模塊：主模塊的功能是控制ADC進行信號采集和DAC進行模擬信號輸出；模擬信號模塊的作用是對傳感器輸入信號和DAC輸出波形進行簡單的調(diào)理；數(shù)字信號模塊引出32路數(shù)字I/O口，可用于需要采集數(shù)字量的場合；JTAG模塊可進行程序的調(diào)試和下載，對于數(shù)據(jù)采集卡的二次開發(fā)有很大的作用。 在本數(shù)據(jù)采集卡上，嘗試進行了μC/OSⅡ操作系統(tǒng)的移植，成功實現(xiàn)了四個任務(wù)的管理。在實際應(yīng)用中，工作數(shù)小時仍可保持正常的運行。 為檢驗數(shù)據(jù)采集卡的串口通訊能力，利用LabVIEW程序讀取下位機串口發(fā)送的已采集到的數(shù)據(jù)，進行波形圖繪制。 為檢驗本數(shù)據(jù)采集卡的ADC和DAC精度，設(shè)計實驗利用DAC輸出波形，并利用ADC將采集到的波形通過LabVIEW顯示，測量結(jié)果顯示兩者電壓值誤差均在可允許的3LSB（Least Significant Bit）范圍內(nèi)，表明本數(shù)據(jù)采集卡已基本實現(xiàn)預(yù)期設(shè)計指標(biāo)。
標(biāo)簽： ARM 數(shù)據(jù)采集卡
上傳時間： 2013-04-24
上傳用戶：bruce
MATLAB仿真通信PSK誤碼分析，主要用來測試SNR從0到10時的系統(tǒng)性能-MATLAB simulation PSK communication error analysis
上傳時間： 2013-04-24
上傳用戶：924484786
P15V330 in video picel-rate switch applications
標(biāo)簽： P15V330
上傳時間： 2013-04-24
上傳用戶：關(guān)外河山
80C51 8-bit microcontroller family 4K/128 OTP/ROM/ROMless low voltage 2.7V.5.5V, low power, high speed 33 MHz
上傳時間： 2013-04-24
上傳用戶：qweqweqwe
在傳統(tǒng)的電力電子電路中，DC/DC變換器通常采用模擬電路實現(xiàn)電壓或電流的控制。數(shù)字控制與模擬控制相比，有著顯著的優(yōu)點，數(shù)字控制可以實現(xiàn)復(fù)雜的控制策略，同時大大提高系統(tǒng)的可靠性和靈活性，并易于實現(xiàn)系統(tǒng)的智能化。但目前數(shù)字控制基本上限于電力傳動領(lǐng)域，DC/DC變換器由于其開關(guān)頻率較高，一般其外圍功能由DSP或微處理器完成，而控制的核心，如PWM發(fā)生等大多采用專用控制芯片實現(xiàn)。FPGA由于其快速性、靈活性及保密性等優(yōu)點，近年來在數(shù)字控制領(lǐng)域受到越來越多的關(guān)注。基于FPGA的DC/DC變換器是電力電子領(lǐng)域重要的研究方向之一。本文研究了同步Buck變換器的建模、設(shè)計及仿真，采用Xinlix的VIRTEX-Ⅱ PRO FPGA開發(fā)板實現(xiàn)了Buck變換器的全數(shù)字控制。 論文首先從Buck變換器的理論分析入手，根據(jù)它的物理特性，研究了該變換器的狀態(tài)空間平均模型和小信號分析。為了獲得高性能的開關(guān)電源，提出并分析了混雜模型設(shè)計方案，然后進行了控制器設(shè)計。并采用MATLAB/SIMULINK建立了同步Buck電路的仿真模型，并進行仿真研究。浮點仿真的運算精度與溢出問題，影響了仿真的精度。為了克服這些不足，作者采用了定點仿真方法，得到了滿意的仿真結(jié)果。論文還著重論述了開關(guān)電源的數(shù)字控制器部分，數(shù)字控制器一般由三個主要功能模塊組成：模數(shù)轉(zhuǎn)換器、數(shù)字脈寬調(diào)制器(Digital PulseWidth Modulation：DPWM)和數(shù)字補償器。文中重點研究了DPWM和數(shù)字補償器，闡述了目前高頻數(shù)字控制變換器中存在的主要問題，特別是高頻狀態(tài)下DPWM分辨率較低，影響控制精度，甚至引起極限環(huán)(Limit Cycling)現(xiàn)象，對DPWM分辨率的提高與系統(tǒng)硬件工作頻率之間的矛盾、DPWM分辨率與A/D分辨率之間的關(guān)系等問題作了全面深入的分析。論文提出了一種新的提高DPWM分辨率的方法，該方法在不提高系統(tǒng)硬件頻率的前提下，采用軟件使DPWM的分辨率大大提高。作者還設(shè)計了兩種數(shù)字補償器，并進行了分析比較，選擇了合適的補償算法，達到了改善系統(tǒng)性能的目的。 設(shè)計完成后，作者使用ISE 9.1i軟件進行了FPGA實現(xiàn)的前、后仿真，驗證了所提出理論及控制算法的正確性。作者完成了Buck電路的硬件制作及基于FPGA的軟件設(shè)計，采用32MHz的硬件晶振實現(xiàn)了11-bit的DPWM分辨率，開關(guān)頻率達到1MHz，得到了滿意的系統(tǒng)性能，論文最后給出了仿真和實驗結(jié)果。
標(biāo)簽： FPGA DCDC 高頻 數(shù)字
上傳時間： 2013-07-23
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近年來，隨著網(wǎng)絡(luò)技術(shù)的發(fā)展和視頻編碼標(biāo)準(zhǔn)受到廣泛接受，視頻點播、視頻流和遠程教育等基于網(wǎng)絡(luò)的多媒體業(yè)務(wù)逐漸普及。為了對擁有不同終端資源，不同接入網(wǎng)絡(luò)以及不同興趣的用戶提供靈活的多媒體數(shù)據(jù)訪問服務(wù)，多媒體數(shù)據(jù)的內(nèi)容需要根據(jù)應(yīng)用環(huán)境動態(tài)調(diào)整，轉(zhuǎn)碼正是實現(xiàn)這一挑戰(zhàn)性任務(wù)的關(guān)鍵技術(shù)之一。 視頻轉(zhuǎn)碼對時間的要求非常苛刻，以至于用高速的通用微處理器芯片也無法在規(guī)定的時間內(nèi)完成必要的運算。因此，必須為這樣的運算設(shè)計一個專用的高速硬線邏輯電路，在高速FPGA器件上實現(xiàn)或制成高速專用集成電路。用高密度的FPGA來構(gòu)成完成轉(zhuǎn)碼算法所需的電路系統(tǒng)，實現(xiàn)專用集成電路的功能，因其成本低、設(shè)計周期短、功耗小、可靠性高、使用靈活等優(yōu)點而成為適合本課題的最佳選擇。 本文根據(jù)MPEG-2中可變長編碼(VLC)理論，采用了兩級查找表減少了VLC存儲空間的使用，完成VLC編碼的實現(xiàn)。根據(jù)MPEG-2中關(guān)于System Packet的定義，針對FPGA可實現(xiàn)性，以空間換取復(fù)雜度的減少，實現(xiàn)了PES包的打包模塊。根據(jù)MPEG-2相應(yīng)的轉(zhuǎn)碼理論，完成了對系統(tǒng)解碼模塊相應(yīng)的連接和調(diào)試，對解碼模塊以真實的bit流進行了貼近板級的情況的仿真。根據(jù)MPEG-2中TM5的算法的局限性，分析得出只需要對P幀進行相應(yīng)處理即可改進場景變換對視頻質(zhì)量的影響，完成對TM5的算法的改進。通過性能估算和電路仿真，各模塊的吞吐率能夠滿足轉(zhuǎn)碼系統(tǒng)的要求。
上傳時間： 2013-07-22
上傳用戶：shinesyh
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