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altera-fpga-CPLD

可用于ALTERA 的CPLD和AVR 單片機的并口下載器的電路原理圖和PCB圖（PROTEL DXP）,經實驗可直接使用。

可用于ALTERA 的CPLD和AVR 單片機的并口下載器的電路原理圖和PCB圖（PROTEL DXP）,經實驗可直接使用。

標簽： ALTERA PROTEL CPLD AVR

上傳時間： 2017-03-07

上傳用戶：star_in_rain
Vga Controller source code for Altera FPGA

Vga Controller source code for Altera FPGA

標簽： Controller Altera source FPGA

上傳時間： 2017-03-11

上傳用戶：Breathe0125
ALtera FPGA Cyclone III開發電路圖

ALtera FPGA Cyclone III開發電路圖，對初學者設計此類FPGA有重要參考價值

標簽： Cyclone ALtera FPGA III

上傳時間： 2014-01-13

上傳用戶：稀世之寶039
FPGA/CPLD的實體教程

FPGA/CPLD的實體教程，結合相關開發工具學習。

標簽： FPGA CPLD 實體教程

上傳時間： 2014-01-22

上傳用戶：lanwei
Code was successfully implemented within ALtera FPGA with Quartus 6.0. It presents two polish own fe

Code was successfully implemented within ALtera FPGA with Quartus 6.0. It presents two polish own female names: ULA and ALA whose are scrolling on the 4-columns crystal LED. When you press the switch it will turn from ULA into ALA and continue scrolling.

標簽： successfully implemented presents Quartus

上傳時間： 2013-12-09

上傳用戶：zjf3110
FPGA&CPLD數字電路設計數字濾波電路設計

FPGA&CPLD數字電路設計數字濾波電路設計

標簽： FPGA CPLD 數字電路設計

上傳時間： 2014-03-07

上傳用戶：vodssv
使用FPGA/CPLD設置語音AD、DA轉換芯片AIC23

使用FPGA/CPLD設置語音AD、DA轉換芯片AIC23，FPGA/CPLD系統時鐘為24.576MHz 1、AIC系統時鐘為12.288MHz，SPI時鐘為6.144MHz 2、AIC處于主控模式 3、input bit length 16bit output bit length 16bit MSB first 4、幀同步在96KHz

標簽： FPGA CPLD AIC 23

上傳時間： 2013-12-20

上傳用戶：二驅蚊器
Altera FPGA Cyclone I EP1C6 EP1C12 最小系統開發板

Altera FPGA Cyclone I EP1C6 EP1C12 最小系統開發板

標簽： Cyclone Altera EP1C6 FPGA

上傳時間： 2017-05-05

上傳用戶：xinyuzhiqiwuwu
Altera FPGA Cyclone II EP2C5 最小系統開發板

Altera FPGA Cyclone II EP2C5 最小系統開發板

標簽： Cyclone Altera EP2C5 FPGA

上傳時間： 2014-12-03

上傳用戶：kristycreasy
Altera FPGA DE2的原理圖,相信有很大的幫助,經典的FPGA設計電路及相關的接口都有了。

Altera FPGA DE2的原理圖,相信有很大的幫助,經典的FPGA設計電路及相關的接口都有了。

標簽： FPGA Altera DE2 原理圖

上傳時間： 2017-05-09

上傳用戶：二驅蚊器

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