本文主要介紹了基于FPGA的無(wú)線信道盲均衡器的設(shè)計(jì)與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計(jì)的過(guò)程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDL語(yǔ)言進(jìn)行FPGA設(shè)計(jì)的策略.在硬件描述語(yǔ)言的設(shè)計(jì)流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計(jì)方法,大大縮短了設(shè)計(jì)周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測(cè)試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿(mǎn)足指標(biāo)要求.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計(jì)技術(shù)做了有益的探索性嘗試,對(duì)今后無(wú)線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
標(biāo)簽： FPGA 無(wú)線信道 仿真 均衡器
上傳時(shí)間： 2013-07-11
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文章介紹了一種在現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）上實(shí)現(xiàn)UART 的方法。UART 的波特率可設(shè)置調(diào)整，工作狀態(tài)可讀取。系統(tǒng)結(jié)構(gòu)進(jìn)行了模塊化分解，使之適應(yīng)自頂向下（Top-Down）的設(shè)計(jì)方
上傳時(shí)間： 2013-04-24
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本論文采用TOP-DOWN設(shè)計(jì)方法對(duì)PCI總線接口控制器的設(shè)計(jì)與實(shí)現(xiàn)進(jìn)行了研究,對(duì)PCI總線協(xié)議做了比較深刻的理解和分析.本論文以PCI總線接口控制器的設(shè)計(jì)和實(shí)現(xiàn)為線索,闡述了PCI總線接口控制器設(shè)計(jì)、仿真及綜合、驗(yàn)證的各個(gè)步驟,以及PCI板卡驅(qū)動(dòng)程序的編寫(xiě)和調(diào)試.作為PCI接口控制器下一步發(fā)展的前瞻性研究,還介紹PCI接口控制器DMA傳輸方式的實(shí)現(xiàn)思路及功能模塊劃分.在本論文的研究中,重點(diǎn)分析了PCI總線接口控制器的設(shè)計(jì)、對(duì)PCI總線協(xié)議的分析理解是進(jìn)行PCI總線接口控制器設(shè)計(jì)的前提,而對(duì)PCI總線接口控制器的功能分析和結(jié)構(gòu)劃分是設(shè)計(jì)的關(guān)鍵.本論文在對(duì)PCI總線接口控制器的功能分析和結(jié)構(gòu)分析的基礎(chǔ)上,對(duì)PCI總線接口控制器的整體設(shè)計(jì)和子模塊的劃分和實(shí)現(xiàn)進(jìn)行了詳細(xì)的分析闡述.通過(guò)本論文的研究,完成了PCI總線接口控制器的設(shè)計(jì),并且通過(guò)編寫(xiě)測(cè)試激勵(lì)程序完成了功能仿真,以及布局布線后的時(shí)序仿真,并設(shè)計(jì)了PCB實(shí)驗(yàn)板進(jìn)行了測(cè)試,證明所實(shí)現(xiàn)的PCI接口控制器完成了要求的功能.
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：stvnash
本文主要介紹了基于FPGA的無(wú)線信道盲均衡器的設(shè)計(jì)與實(shí)現(xiàn),在算法上選擇了比較成熟的DDLMS和CMA相結(jié)合的算法,結(jié)構(gòu)上采用四路正交FIR濾波器模型.在設(shè)計(jì)的過(guò)程中我們采取了用MATLAB進(jìn)行算法仿真,VerilogHDL語(yǔ)言進(jìn)行FPGA設(shè)計(jì)的策略.在硬件描述語(yǔ)言的設(shè)計(jì)流程中,信道盲均衡器運(yùn)用了Top-Down的模塊化設(shè)計(jì)方法,大大縮短了設(shè)計(jì)周期,提高了系統(tǒng)的穩(wěn)定性和可擴(kuò)展性.測(cè)試結(jié)果表明均衡器所有的性能指標(biāo)均達(dá)到預(yù)定目標(biāo),且工作性能良好,均衡效果較為理想,能夠滿(mǎn)足指標(biāo)要求.本課題所設(shè)計(jì)和實(shí)現(xiàn)的信道盲均衡器,為FPGA芯片設(shè)計(jì)技術(shù)做了有益的探索性嘗試,對(duì)今后無(wú)線通信系統(tǒng)中的單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)運(yùn)用有著積極的借鑒意義.
標(biāo)簽： FPGA 無(wú)線信道 仿真 均衡器
上傳時(shí)間： 2013-05-28
上傳用戶(hù)：huyiming139
本文以符號(hào)多項(xiàng)式理論為基礎(chǔ)，從理論上論證了任意長(zhǎng)度比特組合的CRC校驗(yàn)碼的并行算法，提出了并行CRC計(jì)算的數(shù)學(xué)模型，并且以8位二進(jìn)制序列(即一個(gè)字節(jié))為例，介紹了利用此數(shù)學(xué)模型計(jì)算校驗(yàn)碼的方法，最后給出了與此算法相對(duì)應(yīng)的VHDL模型。經(jīng)過(guò)對(duì)實(shí)驗(yàn)數(shù)據(jù)的對(duì)比分析，表明文中所提并行CRC算法的關(guān)鍵路徑延遲和硬件面積都得到了優(yōu)化，以Top-Down設(shè)計(jì)方法給出了一種HDLC協(xié)議控制器的設(shè)計(jì)方案，用VHDL語(yǔ)言進(jìn)行了行為級(jí)描述，采用Xilinx公司的FPGA產(chǎn)品進(jìn)行實(shí)現(xiàn)。
標(biāo)簽： FPGA HDLC 協(xié)議控制器
上傳時(shí)間： 2013-06-09
上傳用戶(hù)：s363994250
為了滿(mǎn)足外圍設(shè)備之間、外圍設(shè)備與主機(jī)之間高速數(shù)據(jù)傳輸，Intel公司于1991年提出PCI(Peripheral Component Interconnect)總線的概念，即周邊器件互連。因?yàn)镻CI總線具有極高的數(shù)據(jù)傳輸率，所以在數(shù)字圖形、圖像和語(yǔ)音處理以及高速數(shù)據(jù)采集和處理等方面得到了廣泛的應(yīng)用。 本論文首先對(duì)PCI總線協(xié)議做了比較深刻的分析，從設(shè)計(jì)要求和PCI總線規(guī)范入手，采用TOP-DOWN設(shè)計(jì)方法完成了PCI總線接口從設(shè)備控制器FPGA設(shè)計(jì)的功能定義：包括功能規(guī)范、性能要求、系統(tǒng)環(huán)境、接口定義和功能描述。其次從簡(jiǎn)化設(shè)計(jì)、方便布局的角度考慮，完成了系統(tǒng)的模塊劃分。并結(jié)合設(shè)計(jì)利用SDRAM控制器來(lái)驗(yàn)證PCI接口電路的性能。 然后通過(guò)PCI總線接口控制器的仿真、綜合及硬件驗(yàn)證的描述介紹了用于FPGA功能驗(yàn)證的硬件電路系統(tǒng)的設(shè)計(jì)，驗(yàn)證系統(tǒng)方案的選擇，并描述了PCI總線接口控制器的布局布線結(jié)果以及硬件驗(yàn)證的電路設(shè)計(jì)和調(diào)試方法。通過(guò)編寫(xiě)測(cè)試激勵(lì)程序完成了功能仿真，以及布局布線后的時(shí)序仿真，并設(shè)計(jì)了PCB實(shí)驗(yàn)板進(jìn)行測(cè)試，證明所實(shí)現(xiàn)的PCI接口控制器完成了要求的功能。 最后，介紹了利用驅(qū)動(dòng)程序開(kāi)發(fā)工具DDK軟件進(jìn)行軟件設(shè)計(jì)與開(kāi)發(fā)的過(guò)程。完成系統(tǒng)設(shè)計(jì)及模塊劃分后，使用硬件描述語(yǔ)言(VHDL)描述系統(tǒng)，并驗(yàn)證設(shè)計(jì)的正確性。
上傳時(shí)間： 2013-07-15
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通用異步收發(fā)器UART(Universal Asynchronous Receiver/Transmitter)是廣泛使用的串行傳輸協(xié)議。串行外設(shè)用到異步串行接口一般采用專(zhuān)用集成電路實(shí)現(xiàn)。但是這類(lèi)芯片一般包含許多輔助模塊，而時(shí)常不需要使用完整的UART的功能和輔助功能，或者當(dāng)在FPGA上設(shè)計(jì)時(shí)，需要將UART功能集成到FPGA內(nèi)部而不能使用芯片。藍(lán)牙主機(jī)控制器接口則是實(shí)現(xiàn)主機(jī)設(shè)備與藍(lán)牙模塊之間互操作的控制部件。當(dāng)在使用藍(lán)牙設(shè)備的時(shí)候尤其是在監(jiān)控場(chǎng)所，接口控制器在控制數(shù)據(jù)與計(jì)算機(jī)的傳輸上就起了至關(guān)重要的作用。 論文針對(duì)信息技術(shù)的發(fā)展和開(kāi)發(fā)過(guò)程中的實(shí)際需要，設(shè)計(jì)了一個(gè)藍(lán)牙HCI-UART(Host Controller Interface-Universal Asynchronous Receiver/Transmitter)控制接口的模塊。使用VHDL將其核心功能集成，既可以單獨(dú)使用，也可集成到系統(tǒng)芯片中，并且整個(gè)設(shè)計(jì)緊湊、穩(wěn)定且可靠，其用途廣泛，具有一定的使用價(jià)值。 本設(shè)計(jì)采用TOP-DOWN設(shè)計(jì)方法，整體上分為UART接口和藍(lán)牙主機(jī)控制器接口兩部分。首先根據(jù)UART和藍(lán)牙主機(jī)控制器接口的實(shí)現(xiàn)原理和設(shè)計(jì)指標(biāo)要求進(jìn)行系統(tǒng)設(shè)計(jì)，對(duì)系統(tǒng)劃分模塊以及各個(gè)模塊的信號(hào)連接；然后進(jìn)行模塊設(shè)計(jì)，設(shè)計(jì)出每個(gè)模塊的功能，并用VHDL語(yǔ)言編寫(xiě)代碼來(lái)實(shí)現(xiàn)模塊功能；再使用ISE8.2I自帶的仿真器對(duì)各模塊進(jìn)行功能仿真和時(shí)序仿真；最后進(jìn)行硬件驗(yàn)證，在Virtex-II開(kāi)發(fā)板上對(duì)系統(tǒng)進(jìn)行功能驗(yàn)證。實(shí)現(xiàn)了發(fā)送、接收和波特率發(fā)生等功能，驗(yàn)證了結(jié)果，表明設(shè)計(jì)正確，功能良好，符合設(shè)計(jì)要求。
標(biāo)簽： HCIUART FPGA 藍(lán)牙 控制
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：tianyi223
The STM32F10xxx microcontroller family embeds up to three advanced 12-bit ADCs (depending on the device) with a conversion time down to 1 μs. A self-calibration feature is provided to enhance ADC accuracy versus environmental condition changes.
上傳時(shí)間： 2014-12-23
上傳用戶(hù)：eastimage
高的工作電壓高達(dá)100V N雙N溝道MOSFET同步驅(qū)動(dòng) The D810DCDC is a synchronous step-down switching regulator controller that can directly step-down voltages from up to 100V, making it ideal for telecom and automotive applications. The D810DCDC uses a constant on-time valley current control architecture to deliver very low duty cycles with accurate cycle-by-cycle current limit, without requiring a sense resistor. A precise internal reference provides 0.5% DC accuracy. A high bandwidth (25MHz) error amplifi er provides very fast line and load transient response. Large 1Ω gate drivers allow the D810DCDC to drive multiple MOSFETs for higher current applications. The operating frequency is selected by an external resistor and is compensated for variations in VIN and can also be synchronized to an external clock for switching-noise sensitive applications. Integrated bias control generates gate drive power from the input supply during start-up and when an output shortcircuit occurs, with the addition of a small external SOT23 MOSFET. When in regulation, power is derived from the output for higher effi ciency.
上傳時(shí)間： 2013-10-24
上傳用戶(hù)：wd450412225
c語(yǔ)言版的多項(xiàng)式曲線擬合。 用最小二乘法進(jìn)行曲線擬合. 用p－1 次多項(xiàng)式進(jìn)行擬合，p<= 10 x,y 的第0個(gè)域x[0],y[0],沒(méi)有用，有效數(shù)據(jù)從x[1],y[1] 開(kāi)始 nNodeNum,有效數(shù)據(jù)節(jié)點(diǎn)的個(gè)數(shù)。 b,為輸出的多項(xiàng)式系數(shù)，b[i] 為b[i-1]次項(xiàng)。b[0],沒(méi)有用。 b,有10個(gè)元素ok。
標(biāo)簽： 多項(xiàng)式 曲線擬合 c語(yǔ)言 最小二乘法
上傳時(shí)間： 2014-01-12
上傳用戶(hù)：變形金剛
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