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第7章 Java B/S結(jié)構(gòu)編程 實(shí)例76 簡(jiǎn)單的Servlet程序 實(shí)例77 簡(jiǎn)單的留言簿 實(shí)例78 JSP+Java Bean的計(jì)數(shù)器 實(shí)例79 數(shù)據(jù)庫(kù)查詢 實(shí)例80 文件的上傳下載 實(shí)例81 收發(fā)E-mail 實(shí)例82 B/S結(jié)構(gòu)的聊天室 實(shí)例83 網(wǎng)上選課 實(shí)例84 B/S結(jié)構(gòu)的商業(yè)應(yīng)用——購(gòu)物車 實(shí)例85 通過JSP調(diào)用Applet程序 實(shí)例86 JSP與XML的結(jié)合
標(biāo)簽： Java Servlet Bean JSP
上傳時(shí)間： 2013-12-23
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一個(gè)遞歸下降語法分析器。 測(cè)試數(shù)據(jù)為 i a + nul ( nul i b * nul i c ) nul # nul
標(biāo)簽： nul 遞歸 語法分析器 測(cè)試數(shù)據(jù)
上傳時(shí)間： 2015-11-02
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網(wǎng)絡(luò)上最牛B的關(guān)于C編程的雜志，由于種種原因該雜志已經(jīng)停刊了，所以這是絕版。
標(biāo)簽： 網(wǎng)絡(luò) 編程
上傳時(shí)間： 2013-12-14
上傳用戶：redmoons
變量和相等問題的設(shè)計(jì)和實(shí)現(xiàn)將a、b、c、d、e、f這6個(gè)變量排成如圖所示的 三角形，這6個(gè)變量分別取 1——6的整數(shù)，且均不相同。求使三角形三條邊上的變量之和相等的全部解，如 3 6 2 1 4 5 為一個(gè)解。 程序引入變量a,b,c,d,e,f,并讓它們分別取1——6的整數(shù)，在它們互不相等的 條件下， 測(cè)試由它們排成如圖所示的三角形三條邊上的變量之和是否相等，如相等即為一種滿足要求的排列，把它們輸出。當(dāng)這些變量取盡所有的組合后，程序就可得到全部可能的解。
上傳時(shí)間： 2015-11-04
上傳用戶：GavinNeko
基于XILINX的XC3系列FPGA的VGA控制器的VHDL源程序。
標(biāo)簽： XILINX FPGA VHDL XC3
上傳時(shí)間： 2014-01-14
上傳用戶：eclipse
中序轉(zhuǎn)后序, 適用于公式運(yùn)算及相關(guān)轉(zhuǎn)換 如A=B+C
上傳時(shí)間： 2013-11-27
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畢業(yè)設(shè)計(jì)關(guān)系b/s系統(tǒng) 畢業(yè)設(shè)計(jì)管理工作 畢業(yè)設(shè)計(jì)管理數(shù)據(jù)
標(biāo)簽： 畢業(yè)設(shè)計(jì) 數(shù)據(jù) 管理工作
上傳時(shí)間： 2013-12-06
上傳用戶：1101055045
design LP,HP,B S digital Butterworth and Chebyshev filter. All array has been specified internally,so user only need to input f1,f2,f3,f4,fs(in hz), alpha1,alpha2(in db) and iband (to specify the type of to design). This program output hk(z)=bk(z)/ak(z),k=1,2,..., ksection and the freq.
標(biāo)簽： Butterworth internally Chebyshev specified
上傳時(shí)間： 2015-11-08
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JSP中文網(wǎng)新聞發(fā)布系統(tǒng)是由jsp中文網(wǎng)為了方便管理自己的相關(guān)技術(shù)文章而編寫的b/s模式的集新聞發(fā)布、管理與一體的新聞發(fā)布系統(tǒng)。
標(biāo)簽： JSP jsp 新聞發(fā)布系統(tǒng) 新聞
上傳時(shí)間： 2014-01-22
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用中文介紹Xilinx公司FPGA/CPLD的集成開發(fā)環(huán)境－ISE軟件的簡(jiǎn)單使用
標(biāo)簽： Xilinx FPGA CPLD ISE
上傳時(shí)間： 2014-10-28
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