picoblaze實(shí)現(xiàn)交通燈控制的完整工程文件，xilinx fpga實(shí)現(xiàn)
上傳時(shí)間： 2013-12-26
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pic MCU的HDL語言代碼，實(shí)現(xiàn)器件是Xilinx FPGA,經(jīng)過驗(yàn)證和測試
上傳時(shí)間： 2014-01-25
上傳用戶：shinesyh
等精度頻率計(jì)，用Xilinx FPGA和51單片機(jī)實(shí)現(xiàn)
標(biāo)簽： 等精度頻率計(jì)
上傳時(shí)間： 2016-11-04
上傳用戶：love1314
ICETEK_VC5509_C的硬件原理圖，泰瑞公司開發(fā)的針對(duì)TI C5509A DSP的評(píng)估版。包含xilinx FPGA 及語音解碼芯片TLV320AIC23等的連接，可借鑒性強(qiáng)
標(biāo)簽： ICETEK_VC 5509 硬件原理圖
上傳時(shí)間： 2016-11-14
上傳用戶：極客
OSD(on screen display)功能，基于Xilinx FPGA，在DM642上實(shí)現(xiàn)的
標(biāo)簽： display screen OSD on
上傳時(shí)間： 2017-01-27
上傳用戶：a673761058
本人根據(jù)opencores.org上的cordic算法改寫的可配置位寬的cordic算法，并且在原始的級(jí)聯(lián)型的基礎(chǔ)上編寫的循環(huán)(iterative)型的cordic,可通過generic配置。帶一個(gè)不可綜合和可綜合的testbench(for altera)。稍微改動(dòng)可應(yīng)用于xilinx fpga
標(biāo)簽： cordic opencores org 算法
上傳時(shí)間： 2017-04-10
上傳用戶：ljt101007
In this work an implementation of a geometric nonlinear controller for chaos synchronization in a Field Programmable Gate Array (FPGA) is presented. The Lorenz chaotic system is used to show the implementation of chaos synchronization via nonlinear controller implemented in a Xilinx FPGA Virtex-II 2v2000ft896-4. The main idea is to design a nonlinear geometric controller which synchronizes a slave Lorenz system to a master system and then implement them into the FPGA.
標(biāo)簽： synchronization implementation controller geometric
上傳時(shí)間： 2013-12-17
上傳用戶：3到15
對(duì)vga接口做了詳細(xì)的介紹，并且有一 ·三段式Verilog的IDE程序，但只有DMA ·電子密碼鎖，基于fpga實(shí)現(xiàn)，密碼正 ·IIR、FIR、FFT各模塊程序設(shè)計(jì)例程， ·基于邏輯工具的以太網(wǎng)開發(fā)，基于邏 ·自己寫的一個(gè)測溫元件（ds18b20）的 ·光纖通信中的SDH數(shù)據(jù)幀解析及提取的 ·VHDL Programming by Example（McGr ·這是CAN總線控制器的IP核，源碼是由 ·FPGA設(shè)計(jì)的SDRAM控制器，有仿真代碼 ·xilinx fpga 下的IDE控制器原代碼, ·用verilog寫的，基于查表法實(shí)現(xiàn)的LO ·精通verilog HDL語言編
上傳時(shí)間： 2014-12-04
上傳用戶：colinal
基于RTL8211EG的以太網(wǎng)通信，使用ISE平臺(tái)編寫，若要移植到其他芯片，更改引腳約束即可。
標(biāo)簽： xilinx fpga rtl8211eg 以太網(wǎng) 通信
上傳時(shí)間： 2022-05-11
上傳用戶：kent
經(jīng)典FGPA學(xué)習(xí)書籍 Xilinx FPGA設(shè)計(jì)權(quán)威指南 Vivado集成設(shè)計(jì)環(huán)境全書共分8章，內(nèi)容包括： Vivado設(shè)計(jì)導(dǎo)論、Vivado工程模式和非工程模式設(shè)計(jì)流程、Vivado調(diào)試流程、基于IP的嵌入式系統(tǒng)設(shè)計(jì)流程、Vivado HLS設(shè)計(jì)流程、System Generator設(shè)計(jì)流程、Vivado部分可重配置設(shè)計(jì)流程和Vivado高級(jí)設(shè)計(jì)技術(shù)。本書參考了Xilinx公司提供的Vivado最新設(shè)計(jì)資料，理論與應(yīng)用并重，將Xilinx公司最新的設(shè)計(jì)方法貫穿在具體的設(shè)計(jì)實(shí)現(xiàn)中。本書可作為使用Xilinx Vivado集成開發(fā)環(huán)境進(jìn)行FPGA設(shè)計(jì)的工程技術(shù)人員的參考用書，也可作為電子信息類專業(yè)高年級(jí)本科生和研究生的教學(xué)用書，同時(shí)也可作為Xilinx公司的培訓(xùn)教材。 本書全面系統(tǒng)地介紹了Xilinx新一代集成開發(fā)環(huán)境Vivado的設(shè)計(jì)方法、設(shè)計(jì)流程和具體實(shí)現(xiàn)。
上傳時(shí)間： 2022-06-10
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