verilog浮點乘發器，特定數據結構，指數底為10
標簽： verilog 浮點
上傳時間： 2014-01-26
上傳用戶：dengzb84
verilog寫的回波抵消程序，相當于寫了個回波抵消的芯片，不是dsp，可編譯后下載于FPGA,絕對原創，寫了很長時間。
標簽： verilog 回波抵消 程序
上傳時間： 2014-01-09
上傳用戶：LouieWu
RS編碼的源代碼使用Verilog在Xinloinx平臺
標簽： Xinloinx Verilog RS編碼 源代碼
上傳時間： 2013-12-17
上傳用戶：zgu489
VHDL與Verilog的比較
標簽： Verilog VHDL 比較
上傳時間： 2015-02-12
上傳用戶：hopy
verilog fifo
標簽： verilog fifo
上傳時間： 2015-02-16
上傳用戶：xaijhqx
Synthesizable Verilo---syntax and semantics一本很好的關于verilog可綜合設計的參考書
標簽： Synthesizable semantics verilog Verilo
上傳用戶：葉山豪
一本全面的verilog參考書
標簽： verilog
上傳時間： 2013-12-11
上傳用戶：CSUSheep
SystemC to Verilog 轉換源程序。
標簽： SystemC Verilog to 轉換
上傳時間： 2015-02-19
上傳用戶：erkuizhang
用verilog寫的跑表程序
標簽： verilog 跑表 程序
上傳時間： 2014-01-18
上傳用戶：lx9076
hdl優化設計十大戒律-轉載
標簽： hdl 優化設計
上傳時間： 2014-05-29
上傳用戶：ve3344
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