verilog hdl教程135例:verilog hdl語(yǔ)言類(lèi)似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，7-8章
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verilog hdl教程135例:verilog hdl語(yǔ)言類(lèi)似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，9-10章
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verilog hdl教程135例:verilog hdl語(yǔ)言類(lèi)似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，11-12章
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java ejb開(kāi)發(fā) 程序4、語(yǔ)句alter table people add(phone_number varchar2(10)) 的作用是 A 修改表結(jié)構(gòu) B 為people表添加約束，約束名稱(chēng)是phone_number C 向people表中添加一列，名稱(chēng)是phone_number，數(shù)據(jù)類(lèi)型是varchar2，長(zhǎng)度是10 D 上述答案均不正確 5、（ ）BLOB和CLOB的區(qū)別在于 A CLOB只能存放字符類(lèi)型的數(shù)據(jù)，而B(niǎo)LOB沒(méi)有任何限制 B BLOB只能存放字符類(lèi)型的數(shù)據(jù)，而CLOB沒(méi)有任何限制 C CLOB只能存放小于4000字節(jié)的數(shù)據(jù)，而B(niǎo)LOB可以存放大于4000字節(jié)的數(shù)據(jù) D BLOB只能存放小于4000字節(jié)的數(shù)據(jù)，而CLOB可以存放大于4000字節(jié)的數(shù)據(jù) 6、存儲(chǔ)過(guò)程從本質(zhì)上來(lái)講就是 A 匿名的PL/SQL程序塊，它可以被賦予參數(shù) B 命名的PL/SQL程序塊，它可以被賦予參數(shù) C 命名的PL/SQL程序塊，不能被賦予參數(shù) D 匿名的PL/SQL程序塊，不能被賦予參數(shù) 7、（ ）下列關(guān)于日期數(shù)據(jù)類(lèi)型，哪一個(gè)語(yǔ)句是正確的寫(xiě)法 A insert into test values( 9999-12-03 ) B insert into test values( 1999-03-02 ) C insert into test values(to_char(1999-06-03, yyyy/dd/mm )) D insert into test
標(biāo)簽： people phone_number varchar2 alter
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：wendy15
計(jì)算矩陣連乘積 問(wèn)題描述 在科學(xué)計(jì)算中經(jīng)常要計(jì)算矩陣的乘積。矩陣A和B可乘的條件是矩陣A的列數(shù)等于矩陣B的行數(shù)。若A是一個(gè)p×q的矩陣，B是一個(gè)q×r的矩陣，則其乘積C=AB是一個(gè)p×r的矩陣。
上傳時(shí)間： 2015-03-25
上傳用戶(hù)：yulg
一個(gè)學(xué)生管理系統(tǒng),B/S架夠.非常好用,里面包括了原碼.可以學(xué)習(xí)修改
標(biāo)簽： 管理系統(tǒng) 修改
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上傳用戶(hù)：維子哥哥
是一款強(qiáng)勁的B2C的網(wǎng)上購(gòu)物軟件,利用它我們能建立起強(qiáng)勁的、自由的、安全的購(gòu)物平臺(tái).系統(tǒng)由C#及SqlServer開(kāi)發(fā), 是B/S(瀏覽器/服務(wù)器)結(jié)構(gòu)的asp.net程序. 此版本對(duì)常用功能進(jìn)行了更多整合: 投票功能 評(píng)論功能 快速注冊(cè)或不注冊(cè)即可購(gòu)買(mǎi) 查看此商品的用戶(hù)又查看了哪些商品的統(tǒng)計(jì) 購(gòu)買(mǎi)此商品的用戶(hù)又購(gòu)買(mǎi)了哪些商品的統(tǒng)計(jì) 單件商品的快速收藏 可按商品編號(hào)搜索商品 新增積分換贈(zèng)品的優(yōu)惠方式 在有新定單、用戶(hù)留言及用戶(hù)對(duì)其訂單聲明"我己付款"時(shí)發(fā)郵件通知管理員 增加8848在線支付接口 增加網(wǎng)銀在線支付接口 增加中文網(wǎng)服OIPS在線支付接口 增加西部在線支付接口 增加PayEX在線支付接口 增加PayPal在線支付接口。
標(biāo)簽： SqlServer B2C asp net
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上傳用戶(hù)：exxxds
這是一個(gè)Verilog HDL編寫(xiě)的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。
標(biāo)簽： Verilog RISC HDL cpu
上傳時(shí)間： 2015-03-26
上傳用戶(hù)：qiao8960
減1計(jì)數(shù)器 一、設(shè)計(jì)要求 用Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。 要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。 二、設(shè)計(jì)原理 輸入/輸出說(shuō)明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖； count_en：計(jì)數(shù)器計(jì)數(shù)使能控制（1：計(jì)數(shù)/0：停止計(jì)數(shù)）； updown：計(jì)數(shù)器進(jìn)行自加/自減運(yùn)算控制（1：自加/0：自減）； load_d
標(biāo)簽： Verilog 計(jì)數(shù)器 HDL 減
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數(shù)據(jù)結(jié)構(gòu)和算法Flash動(dòng)畫(huà)演示 B樹(shù)的刪除,B樹(shù)的生長(zhǎng)過(guò)程,串的順序存儲(chǔ),單鏈表結(jié)點(diǎn)的插入,單鏈表結(jié)點(diǎn)的刪除,堆排序,二叉排序樹(shù)的刪除等
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