· 內(nèi)容提要 本書的鮮明特色在于幫助讀者全面、正確地理解Verilog硬件描述語言的綜合。本書以電路綜合為目標，針對各種語言結(jié)構(gòu)逐一討論了其可綜合性、仿真與綜合時的語義差別以及相關(guān)的各種相關(guān)的各種用法，給出了大量示例，對各種似是而非的用法作了對比，指出了其語義差別和所綜合出的電路在功能上的差異。本書的另一特色在于詳細介紹了設(shè)計模型的優(yōu)化技術(shù)和驗證技術(shù)。本書內(nèi)容全面、深
標簽：
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Verilog
HDL
實用教程
上傳時間：
2013-07-01
上傳用戶：努力努力再努力
