四位全加器verilog源碼，簡單實用！歡迎下載
標(biāo)簽： verilog 全加器 程序
上傳時間： 2013-05-16
上傳用戶：a6697238
verilog實現(xiàn)一個AGC模塊，信號輸入位寬16位，通過統(tǒng)計64個輸入完成其功率的統(tǒng)計，然后根據(jù)功率大小對信號進(jìn)行縮放。
標(biāo)簽： verilog AGC
上傳時間： 2013-06-09
上傳用戶：sc965382896
該項目——可自動分離對接的變形舞蹈機(jī)器人，可自由的進(jìn)行多種形態(tài)的變化如四足機(jī)器人、四輪小車、雙足直立機(jī)器人等，并且可以依靠電磁鐵的磁連接自主實現(xiàn)機(jī)器人的連接與分離。 該項目是機(jī)電一體化的典型代表，也是自動化技術(shù)的展現(xiàn)，涉及的知識面極為廣泛，包括機(jī)械結(jié)構(gòu)的原理與設(shè)計、硬件電路的設(shè)計和程序的算法設(shè)計和實現(xiàn)。 其中機(jī)械結(jié)構(gòu)的原理和設(shè)計又包括基本的外形設(shè)計、驅(qū)動裝置選取與設(shè)計、傳動結(jié)構(gòu)的設(shè)計與制作。硬件電路設(shè)計包括430最小系統(tǒng)的設(shè)計、數(shù)字電源與模擬電源穩(wěn)壓模塊的設(shè)計、電磁鐵及舵機(jī)驅(qū)動電路的設(shè)計等。程序算法主要包括舵機(jī)調(diào)速及多路PWM輸出的算法動作數(shù)據(jù)庫的建立等。
標(biāo)簽： 分離 舞蹈機(jī)器人
上傳時間： 2013-07-17
上傳用戶：cylnpy
MatLab簡介及基本運算詳細(xì)說明。。。。。
標(biāo)簽： MatLab 運算
上傳時間： 2013-06-08
上傳用戶：axe2010
華為的verilog編碼規(guī)范，寫得很不錯！我就是用這個規(guī)范，需要的下載看看吧，免積分咯！~
標(biāo)簽： verilog 華為 編碼規(guī)范
上傳時間： 2013-04-24
上傳用戶：chongcongying
基本蛙跳程序 matlab/C混合蛙跳算法(SFLA)是一種基于群智能的亞啟發(fā)式進(jìn)化算法，并應(yīng)用于離散組合優(yōu)化問題的求解。該算法是又一種受自然界生物現(xiàn)象啟示而產(chǎn)生的基于群體的協(xié)同搜索方法。
標(biāo)簽： matlab 程序
上傳時間： 2013-05-17
上傳用戶：jing911003
實踐電磁兼容設(shè)計-PCB布線基本措施,電磁兼容設(shè)計的入門掃盲貼，有PCB的截圖，看起來比較直觀。涉及到的理論請參看合嵌電子科技公司編寫的 完整版的 《實踐電磁兼容設(shè)計》
標(biāo)簽： PCB 實踐 電磁兼容設(shè)計 布線
上傳時間： 2013-07-03
上傳用戶：glxcl
ORCAD基本問題集
標(biāo)簽： ORCAD
上傳時間： 2013-06-28
上傳用戶：ninal
可編程邏輯器件 pld/fpga,vhdl/verilog的相關(guān)學(xué)習(xí)資料，設(shè)計技巧，抓緊免費下載。
標(biāo)簽： verilog fpga vhdl pld
上傳時間： 2013-08-06
上傳用戶：李彥東
基于Xilinx FPGA的DDRSDRAM的Verilog控制代碼，使用的FPGA為Virtex-4，實現(xiàn)對DDRSDRAM的簡單控制（對一系列地址的寫入和讀取）。
標(biāo)簽： DDRSDRAM Verilog Xilinx FPGA
上傳時間： 2013-08-07
上傳用戶：ainimao
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