用于學術研究的FPGA布局布線軟件VPR
上傳時間： 2016-05-06
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VPR布局布線源碼，集成電路中關于FPGA內部布局布線的廣泛運用的部分
上傳時間： 2017-06-10
上傳用戶：lhc9102
本文對嵌入硬核的FPGA布線通道寬度分布和改進FPGA布局算法進行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構，其布線通道寬度分布函數分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構，利用MCNC基準電路來測試這四種架構的性能。實驗結果表明：在以網線平均長度作為指標的測試中，通道寬度均勻分布的架構具有更短的布線長度、更優的性能。
上傳時間： 2013-06-01
上傳用戶：JGR2013
微電子技術的發展，特別是可編程邏輯器件的產生加速了電子設計技術的發展，現代電子設計技術的核心日趨轉向基于計算機的電子設計自動化技術，即EDA技術。EDA技術采用的自頂向下設計流程代替了原有的自下而上設計流程，縮短了集成電路的開發周期，節省了開發費用，促進了集成電路的發展。布局布線是計算機設計自動化的一個重要環節，也是計算機輔助設計的一個重要課題，其性能的好壞直接影響到電子設計自動化技術的可靠性。 本文首先介紹了布局布線前的背景知識，然后對學術上成熟的VPR布局布線工具所采用的算法進行了闡述，分別介紹用于布局的模擬退火算法和布線的A*迭代式迷宮搜索算法，最后重點研究了自動布線算法，并作出了以下改進；根據FPGA布線算法的需要對雙向啟發式搜索算法進行了相應的理論分析及改進；基于VPR實現了網線遞增排序方法，并與網線遞減排序進行了比較；在原有的時序驅動布線啟發式函數中引入了面積約束條件以節約FPGA布線的面積。 通過對測試數據的分析比較，發現：引入雙向啟發式搜索算法能大大增加布線拆線的速度；遞增有序比遞減有序布線減少了運行時間；時序驅動布線算法中引入面積約束后，大大減少了布線面積。
上傳時間： 2013-07-17
上傳用戶：yxgi5
FPGA布局算法和軟件位于工藝映射和布線之間，是一個承上啟下的階段，對最終的布通率和時序都有著重要的影響。 本論文的工作之一便是研究旨在提高布通率的布局算法。在研究了國內外裝箱和布局算法的基礎上，本文提出了一種新的結合了裝箱的布局算法框架，并稱之為"低溫交替改善的"布局算法。其基本思想是，在模擬退火的低溫階段交替的優化裝箱和布局。本文給了基于學術界標準布局布線軟件VPR的一個軟件實現，并且提出了低溫的判定條件以及一種新的選擇待交換邏輯單元的方法。采用三種不同的裝箱算法作為布局輸入，基于VPR的低溫交替改善的布局算法實現，在布通率上，比VPR分別提高了21.3％、15.5％、10.7％。而帶來的平均額外時間開銷不到20％。 FPGA布局軟件實現對整個FPGA CAD流程的運行效率，算法的可擴展性也有著不可忽視的影響。現代FPGA有著多樣而復雜的邏輯和布線資源。而學術界的布局軟件'VPR所面向的FPGA卻只能處理十分簡單的FPGA結構，對于宏、總線、多時鐘等實際應用中很重要的部分都沒有考慮。本文提出了"邏輯單元層"的概念，用具有特定幾何結構的邏輯單元層來統一處理多種類型的邏輯資源。針對相對位置約束在現代FPGA布局軟件中的重要地位，我們提出了一種處理相對位置約束的方法。這些討論均已經在面向Xilinx SpartanⅡ芯片布局的原型系統中得到了實現，初步證實了這些方法的可擴展性和實用性。
上傳時間： 2013-06-21
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現場可編程門陣列(FPGA)是一種可實現多層次邏輯器件。基于SRAM的FPGA結構由邏輯單元陣列來實現所需要的邏輯函數。FPGA中，互連線資源是預先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現的，所以相對于ASIC中互連線所占用的面積更大。為了節省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結果，但是基于此模型需要花費太多的時間。這在基于時序驅動的工藝映射和布局布線以及靜態時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負面因素。 本論文提出快速而精確的現場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結果驗證了我們精確的時延模型在時間上的開銷少的性能。 在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網的起點就是線網的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認為dogleg現象本身對性能提高不多)。本論文通過對dogleg現象進行了探索，并驗證了在使用SUBSET開關盒的情況下，dogleg能提高FPGA的布通率。
上傳時間： 2013-07-24
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本文對嵌入硬核的FPGA布線通道寬度分布和改進FPGA布局算法進行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構，其布線通道寬度分布函數分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構，利用MCNC基準電路來測試這四種架構的性能。實驗結果表明：在以網線平均長度作為指標的測試中，通道寬度均勻分布的架構具有更短的布線長度、更優的性能。
上傳時間： 2013-06-27
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論文設計了一種FPGA結構描述方法，解決了FPGA建模問題。FPGA結構描述方法包含邏輯單元信息，互連線信息等10部分。當采用不同的FPGA芯片進行布局布線時，只需要使用結構描述方法重新定義這種FPGA芯片的結構，不需要改變布局布線工具。 為了配合FPGA編程下載，論文改進了劃分網表算法，能夠生成LUT配置信息文件。改進了布局布線算法，能夠支持更多的商用FPGA結構特征，開發的布局布線工具在可布通性上和VPR接近，布局階段能夠減少21％的邏輯單元交換次數，它在布局布線之后生成內部連接信息，布局信息和布線信息。這些信息提供給布局布線的下一階段編程下載必要的支持，可以生成位流文件下載到FPGA中。
上傳時間： 2013-07-29
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對于研究FPGA結構的人來說，這個工具是必不可少的。它把edif格式的網表文件轉化為blif的VPR能識別的格式，非常有用。當然，軟件還需進行編譯。
標簽： FPGA
上傳時間： 2014-01-21
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說明：1，測試交流電源（Test AC Power Supply）：A.中國（China）：AC 220V+/-2%50Hz+/-2%B.美國（United States of America）：AC 120V+/-2%60Hz+/-2%。C.英國（Britain）：AC 240V+/-2%50Hz+/-2%D.歐洲（Europe）：AC 230V+/-2%50Hz+/-2%E.日本（Japan）：AC 100V+/-2%60Hz+/-2%F.墨西哥（Mexico）：AC 127V+/-2%60Hz+/-2%2，測試溫度條件（Test Temperature Conditions）：25℃+/-2℃。3，測試以右聲道為準（Standard Test Use Right Channell）4，信號由AUX插座輸入（Signal From AUX Jack Input）。5，測試以音量最大，音調和平衡在中央位置（電子音調在正常狀態）。（Test Volume Setup Max，Equalizer And Balance Setup Center）。6，標準輸出（Standard Output）：A.輸入1 KHz頻率信號（Input 1 KHz Frequency Signal）B.左右聲道輸入信號測試右聲道（L&R Input Signal Test Use R Channel）C.額定輸出功率満（Rating Output Power Full）10 W，標準輸出定為1w.（Rating Output Power Full 10 w，Standard Output Setup 1 W）D.額定輸出功率1W到10w，標準輸出定為500 mW（Rating Output Power 1 W To 10 W，Standard Output Setup 500 mW）E.額定輸出功率小于1w，標準輸出定為50 mW（Rating Output Power Not Full 1 W，Standard Output Setup 50 mW）F.標準輸出電壓以V-VPR為準（Standard Output Voltage Use V-V/PR）。G.V-V/PR中P為額定輸出功率，R為喇叭標稱阻抗。
標簽： 音響功放
上傳時間： 2022-06-18
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