CPSK調(diào)制VHDL程序及仿真 基于VHDL硬件描述語言，對基帶信號進行調(diào)制
標(biāo)簽： VHDL CPSK 調(diào)制 程序
上傳時間： 2013-12-17
上傳用戶：zycidjl
用VHDL編寫的由FPGA控制SDRAM的存儲控制程序
標(biāo)簽： SDRAM VHDL FPGA 編寫
上傳時間： 2013-12-14
上傳用戶：waizhang
這是VHDL數(shù)字系統(tǒng)設(shè)計的試驗指導(dǎo)書，里面有許多好的例子。
標(biāo)簽： VHDL 數(shù)字系統(tǒng)設(shè)計 指導(dǎo)書
上傳時間： 2015-06-09
上傳用戶：wab1981
基于FPGA的直接數(shù)字合成器的設(shè)計與分析的代碼程序,代碼格式為VHDL
標(biāo)簽： FPGA VHDL 代碼 直接數(shù)字合成器
上傳用戶：huql11633
16位1024點FFT的VHDL語言實現(xiàn)
標(biāo)簽： 1024 VHDL FFT 語言
上傳時間： 2013-11-29
上傳用戶：鳳臨西北
1024點８位FFT的VHDL語言實現(xiàn)方式，大家可以參考一下。
上傳用戶：lijinchuan
數(shù)字均衡器是通訊信道抗碼間干擾的重要環(huán)節(jié),這是一個用vhdl寫的代碼以及用SYNPLIFY8.0綜合的RTL電路圖 它包含三個模塊FILTER,ERR_DECISION,ADJUST 希望對大家有用.
標(biāo)簽： ERR_DECISION SYNPLIFY FILTER ADJUST
上傳用戶：cazjing
這是一個用VHDL層次化設(shè)計的一個九九乘法表源文件,還包含仿真波形
標(biāo)簽： VHDL 乘法 仿真 波形
上傳時間： 2013-12-18
上傳用戶：ainimao
自己在ISE下用VHDL寫的UART，簡單，易懂
標(biāo)簽： VHDL UART ISE
上傳時間： 2015-06-10
上傳用戶：jackgao
vhdl一些重要的例子 內(nèi)容很豐富 無解壓密碼
標(biāo)簽： vhdl 解壓 密碼
上傳時間： 2014-12-08
上傳用戶：GavinNeko
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
