通過fpga產(chǎn)生時(shí)鐘的VHDL源碼，QII7.1下調(diào)試通過
標(biāo)簽： fpga VHDL 時(shí)鐘 源碼
上傳時(shí)間： 2013-08-24
上傳用戶：wtrl
atmel公司arm926 開發(fā)辦cpld源代碼vhdl寫的，\r\n供大家參考
標(biāo)簽： atmel cpld vhdl arm
上傳用戶：wkchong
用VHDl設(shè)計(jì)UART的文章，使用QuartusII平臺(tái)
標(biāo)簽： VHDl UART
上傳用戶：sc965382896
vc++與vhdl代碼,cpld接受pc串口指令,輸出pwm信號(hào)控制伺服電機(jī).雙通道,各128級.使用了擴(kuò)展ascii碼
標(biāo)簽： vhdl vc 代碼
上傳時(shí)間： 2013-08-26
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深圳優(yōu)龍公司PXA270的cpld的vhdl邏輯代碼，
標(biāo)簽： cpld vhdl PXA 270
上傳用戶：松毓336
多個(gè)Verilog和vhdl程序例子，可以作為初學(xué)者參考實(shí)例，按照電路結(jié)構(gòu)寫出HDL代碼
標(biāo)簽： Verilog vhdl 程序
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altera fpga 基于vhdl,實(shí)現(xiàn)vga的同步block.
標(biāo)簽： altera block fpga vhdl
上傳用戶：hn891122
基于VHDL語言 智力搶答器的設(shè)計(jì) 本人的課程設(shè)計(jì)
標(biāo)簽： VHDL 語言 搶答器
上傳時(shí)間： 2013-08-27
上傳用戶：CHINA526
用vhdl實(shí)現(xiàn)的除法器
標(biāo)簽： vhdl 除法器
上傳時(shí)間： 2013-08-28
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本程序用VHDL語言編程實(shí)現(xiàn)FPGA對點(diǎn)陣液晶1602的驅(qū)動(dòng)\r\n
標(biāo)簽： VHDL FPGA 1602 語言
上傳時(shí)間： 2013-08-29
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