6進制計數(shù)器VHDL程序 --文件名：counter6.vhd。 --功能：6進制計數(shù)器，有進位C
標簽： VHDL 進制計數(shù)器 程序
上傳時間： 2013-04-24
上傳用戶：蠢蠢66
10進制計數(shù)器VHDL程序 --文件名：counter10.vhd。 --功能：10進制計數(shù)器，有進位C
上傳時間： 2013-07-18
上傳用戶：2525775
24進制計數(shù)器VHDL程序 --文件名：counter24.vhd。 --功能：24進制計數(shù)器。
上傳時間： 2013-05-19
上傳用戶：shizhanincc
用VHDL語言實現(xiàn)的基于FPGA的交換機設(shè)計
標簽： VHDL FPGA 語言 交換機
上傳用戶：歸海惜雪
異步通信起始位正確檢測的VHDL實現(xiàn)，圖式基本格式，詳解設(shè)計過程。
標簽： VHDL 異步通信 正 檢測
上傳時間： 2013-06-06
上傳用戶：moerwang
本文介紹了如何用VHDL進行DDS的設(shè)計，其中關(guān)鍵的相位累加器，正弦信號發(fā)生器等用VHDL描述
標簽： VHDL DDS
上傳時間： 2013-08-05
上傳用戶：新手無憂
VHDL source codes of the FPGA64, a fpga implementation of the C64 computer. Version for the c-one fpga board.
標簽： FPGA VHDL 64 源代碼
上傳用戶：wwwe
基于FPGA的數(shù)字頻率計的設(shè)計11利用VHDL 硬件描述語言設(shè)計,并在EDA(電子設(shè)計自動化) 工具的幫助下,用大規(guī)模可編程邏輯器件(FPGA/ CPLD) 實現(xiàn)數(shù)字頻率計的設(shè)計原理及相關(guān)程序
標簽： FPGA VHDL 數(shù)字頻率計 硬件描述語言
上傳時間： 2013-08-06
上傳用戶：taozhihua1314
使用VHDL語言編寫的A/D轉(zhuǎn)換程序，可在FPGA平臺使用
標簽： VHDL 語言 編寫 程序
上傳用戶：杏簾在望
可編程邏輯器件 pld/fpga,vhdl/verilog的相關(guān)學(xué)習(xí)資料，設(shè)計技巧，抓緊免費下載。
標簽： verilog fpga vhdl pld
上傳用戶：李彥東
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