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VERILOG

VERILOGHDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。VERILOGHDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由GatewayDesignAutomation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。[1]

fpga-jpeg-VERILOG在fpga平臺使用VERILOG語言進(jìn)行jpeg算法實(shí)現(xiàn)

fpga-jpeg-VERILOG在fpga平臺使用VERILOG語言進(jìn)行jpeg算法實(shí)現(xiàn)

標(biāo)簽： fpga-jpeg-VERILOG VERILOG fpga jpeg

上傳時間： 2013-08-28

上傳用戶：zoudejile
VERILOG實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊

VERILOG實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊，DDS模塊可產(chǎn)生兩路頻率和相位差均可預(yù)置調(diào)整的值正弦波，頻率范圍為20Hz-5MHz，相位范圍為0°-359°，測量的數(shù)據(jù)通過引腳傳輸給單片機(jī)，單片機(jī)進(jìn)行計(jì)算和顯示。

標(biāo)簽： VERILOG DDS 正弦信號發(fā)生器模塊

上傳時間： 2013-08-28

上傳用戶：asdfasdfd
VERILOG HDL 編寫的PWM

VERILOG HDL 編寫的PWM，是初學(xué)CPLD者入門Z資源，epm7128stc100-10

標(biāo)簽： VERILOG HDL PWM 編寫

上傳時間： 2013-08-30

上傳用戶：aa54
dds設(shè)計(jì)，生成多種波形，VERILOG語言

dds設(shè)計(jì)，花了一個星期做的,VERILOG寫的，可生成多種波形，頻率范圍可上M,性能不錯。

標(biāo)簽： VERILOG dds 波形語言

上傳時間： 2013-08-30

上傳用戶：wentianyou
用VERILOG實(shí)現(xiàn)基于FPGA的通用分頻器

用VERILOG實(shí)現(xiàn)基于FPGA的通用分頻器

標(biāo)簽： VERILOG FPGA 分頻器

上傳時間： 2013-08-30

上傳用戶：xingyuewubian
VERILOG 編寫的I2c協(xié)議程序

VERILOG 編寫的I2c協(xié)議程序，用于cpld讀寫EEPROM

標(biāo)簽： VERILOG I2c 編寫協(xié)議

上傳時間： 2013-08-31

上傳用戶：csgcd001
實(shí)現(xiàn)音樂播放的FPGA的實(shí)驗(yàn)源碼（VERILOG語言）

這是一個FPGA的實(shí)驗(yàn)源碼，可以實(shí)現(xiàn)對一段音樂的播放。用VERILOG語言編寫的，對初學(xué)者會有一定的幫助。

標(biāo)簽： VERILOG FPGA 音樂播放實(shí)驗(yàn)

上傳時間： 2013-09-01

上傳用戶：13215175592
基于VERILOG HDL語言的FPGA源程序

本原碼是基于VERILOG HDL語言的FPGA原程序，主要用于測頻率，特點(diǎn)主要是可以更快地測頻。實(shí)時性更高。

標(biāo)簽： VERILOG FPGA HDL 語言

上傳時間： 2013-09-01

上傳用戶：1417818867
采用VERILOG語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來

采用VERILOG語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來

標(biāo)簽： VERILOG FPGA 語言控制

上傳時間： 2013-09-01

上傳用戶：喵米米米
pc104接口的VERILOG代碼

pc104接口的VERILOG代碼，僅供參考

標(biāo)簽： VERILOG 104 pc 接口

上傳時間： 2013-09-03

上傳用戶：chukeey

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VERILOG

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VERILOG實(shí)現(xiàn)的DDS正弦信號發(fā)生器和測頻測相模塊

VERILOG HDL 編寫的PWM

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用VERILOG實(shí)現(xiàn)基于FPGA的通用分頻器

VERILOG 編寫的I2c協(xié)議程序

實(shí)現(xiàn)音樂播放的FPGA的實(shí)驗(yàn)源碼（VERILOG語言）

基于VERILOG HDL語言的FPGA源程序

采用VERILOG語言,實(shí)現(xiàn)了FPGA控制視頻芯片的數(shù)據(jù)采集,并將數(shù)據(jù)按幀存儲起來

pc104接口的VERILOG代碼