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TestBench

TestBench是一種驗證的手段。首先，任何設計都是會有輸入輸出的。但是在軟環境中沒有激勵輸入，也不會對你設計的輸出正確性進行評估。那么此時便有一種，模擬實際環境的輸入激勵和輸出校驗的一種“虛擬平臺”的產生。在這個平臺上你可以對你的設計從軟件層面上進行分析和校驗，這個就是TestBench的含義。

自己寫的

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RS[255,223]糾錯碼verilog源碼

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是一個用于soc的32bit risc核

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是個I2C軟核

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本人根據opencores.org上的cordic算法改寫的可配置位寬的cordic算法

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移向相加器

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HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptiv

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This project features a full-hardware sound compressor using the well known algorithm: IMA ADPCM.

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VHDL中關于generic的用法

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FPGA與dSP的接口

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