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SystemVerilog

SystemVerilog簡稱為SV語言，是一種相當新的語言，它建立在Verilog語言的基礎上，是IEEE1364Verilog-2001標準的擴展增強，兼容Verilog2001，將硬件描述語言（HDL）與現代的高層級驗證語言（HVL）結合了起來，并新近成為下一代硬件設計和驗證的語言。

SystemVerilog for Design

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SystemVerilog編寫的cpu讀寫mem程序

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SystemVerilog編寫的fifo例子

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SystemVerilog 編寫的販賣機代碼

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2004 SNUG of SystemVerilog

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SystemVerilog是新出現的一種高級硬件描述和驗證語言

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VMM for SystemVerilog中文版 Synopsys推崇SystemVerilog的設計和驗證語言這是一本很好的電子書

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VMMforSystemVerilog的源碼資料學習SystemVerilog的好東西

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SystemVerilog語言介紹文檔

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SystemVerilog 介紹　　對初學者很有好處　

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