頻率特征測(cè)試儀是用來(lái)測(cè)量電路傳輸特性和阻抗特性的儀器，簡(jiǎn)稱(chēng)掃頻儀。掃頻信號(hào)源是掃頻儀的主要功能部件，作用是產(chǎn)生測(cè)量用的正弦掃頻信號(hào)，其 掃頻范圍可調(diào)，輸出信號(hào)幅度等幅。本設(shè)計(jì)采用DDS（數(shù)字頻率合成技術(shù)）產(chǎn)生掃頻信號(hào)，以Xilinx FPGA為控制核心，通過(guò)A/D和D/A等接口電路，實(shí)現(xiàn)掃頻信號(hào)頻率的步進(jìn)調(diào)整、幅度與相位的測(cè)量，創(chuàng)新的使用了計(jì)算機(jī)軟件作為儀器面板來(lái)顯示被測(cè)網(wǎng)絡(luò) 幅頻特性與相頻特性，并且測(cè)試結(jié)果可保存到各種存儲(chǔ)介質(zhì)中。
標(biāo)簽： FPGA PCB 數(shù)字存儲(chǔ) 掃頻儀
上傳時(shí)間： 2013-10-19
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FPGA設(shè)計(jì)初學(xué)者，首先得掌握軟件工具Quartus的使用學(xué)習(xí)
標(biāo)簽： QUARTUS_II FPGA 流程 傻瓜式
上傳時(shí)間： 2014-11-13
上傳用戶：dddddd
寫(xiě)給小白們的FPGA入門(mén)設(shè)計(jì)實(shí)驗(yàn)，包括各種入門(mén)資料
標(biāo)簽： FPGA
上傳時(shí)間： 2013-10-14
上傳用戶：jichenxi0730
高級(jí)FPGA設(shè)計(jì)結(jié)構(gòu)、實(shí)現(xiàn)和優(yōu)化 作者：（美）克里茲著，孟憲元譯；出版社：機(jī)械工程出版社 學(xué)FPGA不一定需要開(kāi)發(fā)板，自己學(xué)會(huì)modelsim仿真、寫(xiě)testbench，用PC機(jī)仿真就能有不少長(zhǎng)進(jìn)。這些都看完，剩下的就靠做項(xiàng)目自己領(lǐng)悟，再加上高手指點(diǎn)。 《高級(jí)FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化》以FPGA設(shè)計(jì)為主題，覆蓋了實(shí)踐過(guò)程中最可能遇到的深層次問(wèn)題，并提供了經(jīng)驗(yàn)指導(dǎo)。在某些方面，《高級(jí)FPGA設(shè)計(jì)：結(jié)構(gòu)、實(shí)現(xiàn)也優(yōu)化》能夠取代有限的工業(yè)經(jīng)歷，免去讀者學(xué)習(xí)的困難。這種先進(jìn)的、實(shí)用的方法，成為此書(shū)的特色。
標(biāo)簽： FPGA
上傳時(shí)間： 2013-11-01
上傳用戶：zhaiyanzhong
顛覆未來(lái)：基于FPGA的可重構(gòu)計(jì)算機(jī)，暢想了可重構(gòu)計(jì)算機(jī)的未來(lái)
標(biāo)簽： FPGA 可重構(gòu)計(jì)算機(jī)
上傳時(shí)間： 2013-11-22
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手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（前3章） 作者：周興華；出版社： 北京航空航天大學(xué)出版社 內(nèi)容簡(jiǎn)介：本書(shū)以實(shí)踐（實(shí)驗(yàn)）為主線，以生動(dòng)短小的實(shí)例為靈魂，穿插介紹了Verilog HDL語(yǔ)言的語(yǔ)法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計(jì)開(kāi)發(fā)編程。理論與實(shí)踐緊密結(jié)合，由淺入深、循序漸進(jìn)地引導(dǎo)讀者進(jìn)行學(xué)習(xí)、實(shí)驗(yàn)，這樣讀者學(xué)得進(jìn)、記得牢，不會(huì)產(chǎn)生畏難情緒，無(wú)形之中就掌握了 CPLD／FPGA的聯(lián)合設(shè)計(jì)。
標(biāo)簽： CPLD FPGA 手把手 單片機(jī)
上傳時(shí)間： 2013-10-20
上傳用戶：xjz632
FPGA設(shè)計(jì)管腳分配注意點(diǎn)
上傳時(shí)間： 2014-12-28
上傳用戶：franktu
EP2C5和EP2C8的FPGA開(kāi)發(fā)板原理圖，EP2C5_EP2C8 FPGA開(kāi)發(fā)板電路圖。
標(biāo)簽： EP FPGA 開(kāi)發(fā)板 電路圖
上傳時(shí)間： 2014-01-13
上傳用戶：劉江林1420
altera FPGA/CPLD高級(jí)篇(VHDL源代碼)
標(biāo)簽： altera FPGA CPLD VHDL
上傳時(shí)間： 2014-12-28
上傳用戶：15527161163
寫(xiě)給小白們的FPGA入門(mén)設(shè)計(jì)實(shí)驗(yàn)： 1. 寫(xiě)在前面的話 2 2. Lab 1 ： LCD1602 字符顯示設(shè)計(jì) 3 2.1. 摘要 2.2. 內(nèi)容 2.3. 程序 2.4. 結(jié)果（問(wèn)題，解決，體會(huì)） 3. Lab 2 ： 4 位減法、加法器設(shè)計(jì) 3.1. 摘要 3.2. 內(nèi)容 3.3. 程序 3.4. 結(jié)果（問(wèn)題，解決，體會(huì)） 4. Lab 3 ：三位二進(jìn)制乘法器設(shè)計(jì) 4.1. 摘要 4.2. 內(nèi)容 4.3. 程序 4.4. 結(jié)果（問(wèn)題，解決，體會(huì)） 5. Lab 4 ：序列檢測(cè)器設(shè)計(jì) 6. Lab 5 ：變模計(jì)數(shù)器設(shè)計(jì)
標(biāo)簽： FPGA 設(shè)計(jì)實(shí)驗(yàn)
上傳時(shí)間： 2013-11-05
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