ATmega128實(shí)驗(yàn)板。RS232,SRAM,CPLD調(diào)試通過(guò)，uCosII可以運(yùn)行，ethernet部分沒(méi)有完成，usb完成了一部分。 有參考價(jià)值。
標(biāo)簽： ATmega CPLD SRAM 128
上傳時(shí)間： 2016-02-09
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cpld入門(mén)教材. 介紹基本vhdl語(yǔ)法.適合快速入門(mén)理解含有cpld器件的電路板.
標(biāo)簽： cpld vhdl 入門(mén)教 快速入門(mén)
上傳時(shí)間： 2016-02-11
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深圳優(yōu)龍公司PXA270的cpld的vhdl邏輯代碼，
上傳時(shí)間： 2014-01-04
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本文詳細(xì)分析了COOLRUNNER系列CPLD的結(jié)構(gòu),特點(diǎn)及功能,使用VHDL語(yǔ)言實(shí)現(xiàn)數(shù)字邏輯,實(shí)現(xiàn)了水下沖擊波記錄儀電路的數(shù)字電路部分.
標(biāo)簽： COOLRUNNER CPLD VHDL 分
上傳時(shí)間： 2013-12-18
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利用一塊芯片完成除時(shí)鐘源、按鍵、揚(yáng)聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語(yǔ)言實(shí)現(xiàn)。這樣設(shè)計(jì)具有體積小、設(shè)計(jì)周期短（設(shè)計(jì)過(guò)程中即可實(shí)現(xiàn)時(shí)序仿真）、調(diào)試方便、故障率低、修改升級(jí)容易等特點(diǎn)。 本設(shè)計(jì)采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語(yǔ)言輸入—各模塊程序設(shè)計(jì)）實(shí)現(xiàn)數(shù)字鐘的設(shè)計(jì)、下載和調(diào)試。 一、 功能說(shuō)明 已完成功能 1. 完成秒／分／時(shí)的依次顯示并正確計(jì)數(shù)； 2. 秒／分／時(shí)各段個(gè)位滿10正確進(jìn)位，秒／分能做到滿60向前進(jìn)位； 3. 定時(shí)鬧鐘：實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)，又揚(yáng)聲器發(fā)出報(bào)時(shí)聲音； 4. 時(shí)間設(shè)置，也就是手動(dòng)調(diào)時(shí)功能：當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí)，可以分別對(duì)分／時(shí)鐘進(jìn)行調(diào)整； 5. 利用多余兩位數(shù)碼管完成秒表顯示：A、精度達(dá)10ms；B、可以清零；C、完成暫停 可以隨時(shí)記時(shí)、暫停后記錄數(shù)據(jù)。 待改進(jìn)功能： 1. 鬧鐘只是整點(diǎn)報(bào)時(shí)，不能手動(dòng)設(shè)置報(bào)時(shí)時(shí)間，遺憾之一； 2. 秒表不能向秒進(jìn)位，也就是最多只能記時(shí)100ms； 3. 秒表暫停記錄數(shù)據(jù)后不能在原有基礎(chǔ)上繼續(xù)計(jì)時(shí)，而是復(fù)位重新開(kāi)始。 【注意】秒表為后來(lái)添加功能，所以有很多功能不成熟！
標(biāo)簽： CPLD VHDL 芯片 時(shí)鐘源
上傳時(shí)間： 2014-01-02
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一種基于CPLD和PC I總線的視頻采集卡的設(shè)計(jì)方案
標(biāo)簽： CPLD 總線 卡的設(shè)計(jì) 視頻采集
上傳時(shí)間： 2014-01-21
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TMS320VC5502 DSP BootLoad源碼 包括CPLD源碼
標(biāo)簽： BootLoad 5502 CPLD TMS
上傳時(shí)間： 2016-02-26
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FPGA/CPLD VHDL語(yǔ)言實(shí)現(xiàn)SPI，擁有兩種模式，F(xiàn)PGA/CPLD即可工作在主機(jī)模式，又可工作在從機(jī)模式
上傳時(shí)間： 2016-02-26
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FPGA/cpld 控制顯示器顯示 VHDL源碼 內(nèi)有測(cè)試程序
標(biāo)簽： FPGA cpld VHDL 控制顯示器
上傳時(shí)間： 2016-02-26
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RS232-光纖的CPLD調(diào)制解調(diào)源程序，已測(cè)試通過(guò)
上傳時(shí)間： 2016-02-26
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