Altium Designer下的封裝庫(kù)，整個(gè)庫(kù)都是項(xiàng)目的積累，所有元件都通過(guò)項(xiàng)目測(cè)試，可靠快捷。此刻上傳，奉獻(xiàn)給大家，希望能不讓更多的人受益。。。
標(biāo)簽： Layout PCB DIY 封裝庫(kù)
上傳時(shí)間： 2015-01-02
上傳用戶(hù)：1966640071
In this paper, we discuss efficient coding and design styles using verilog. This can beimmensely helpful for any digital designer initiating designs. Here, we address different problems rangingfrom RTL-Gate Level simulation mismatch to race conditions in writing behavioral models. All theseproblems are accompanied by an example to have a better idea, and these can be taken care off if thesecoding guidelines are followed. Discussion of all the techniques is beyond the scope of this paper, however,here we try to cover a few of them.
標(biāo)簽： Efficient Verilog Digital Coding
上傳時(shí)間： 2013-11-23
上傳用戶(hù)：我干你啊
在Protel2004中進(jìn)行PCB的完備的CAM輸出。首先，我們可以輸出的gerber文件， 操作如下：1：畫(huà)好PCB后，在PCB 的文件環(huán)境中，左鍵點(diǎn)擊File\Fabrication Outputs\Gerber Files,進(jìn)入Gerber setup 界面
標(biāo)簽： Designer Altium CAM PCB
上傳時(shí)間： 2013-11-24
上傳用戶(hù)：sevenbestfei
《數(shù)據(jù)庫(kù)設(shè)計(jì)》課程設(shè)計(jì) 一、 設(shè)計(jì)目的 數(shù)據(jù)庫(kù)設(shè)計(jì)是一門(mén)應(yīng)用性很強(qiáng)的學(xué)科，在學(xué)習(xí)時(shí)必須使理論與實(shí)踐相結(jié)合。課程設(shè)計(jì)的目的是通過(guò)實(shí)踐使同學(xué)們經(jīng)歷到一次綜合訓(xùn)練，以便能較全面地理解、掌握和綜合運(yùn)用所學(xué)的知識(shí)。 二、 設(shè)計(jì)任務(wù)與要求 （１） 對(duì)實(shí)際系統(tǒng)進(jìn)行分析，寫(xiě)出需求分析說(shuō)明（數(shù)據(jù)需求和事務(wù)需求）。 （２） 概念結(jié)構(gòu)設(shè)計(jì) 說(shuō)明本數(shù)據(jù)庫(kù)將反映的現(xiàn)實(shí)世界中的實(shí)體、屬性和它們之間的關(guān)系等（E-R圖，可以用基本E-R圖或擴(kuò)展E-R圖）。 （３） 邏輯結(jié)構(gòu)設(shè)計(jì) 將概念結(jié)構(gòu)映射為數(shù)據(jù)庫(kù)全局邏輯結(jié)構(gòu)（關(guān)系模型），包括所確定的關(guān)鍵字和屬性、重新確定的記錄結(jié)構(gòu)和所建立的各個(gè)表文件之間的相互關(guān)系。 三、 設(shè)計(jì)環(huán)境與工具 要求使用輔助設(shè)計(jì)工具，如Power Designer或者ERWin等，轉(zhuǎn)換為：SQL Server、Access或其它的DBMS數(shù)據(jù)庫(kù)（不作統(tǒng)一要求）。 四、 設(shè)計(jì)步驟 參考《數(shù)據(jù)庫(kù)設(shè)計(jì)實(shí)例指導(dǎo)書(shū)》 五、 設(shè)計(jì)題 教材P58面：3.8課程設(shè)計(jì)A、B、C任選一題 六、 設(shè)計(jì)成果 設(shè)計(jì)結(jié)果以書(shū)面形式于17周交付。 七、 成績(jī)?cè)u(píng)定 （１） 獨(dú)立完成 （２） 文檔完整 （３） 滿(mǎn)足用戶(hù)需求 這是研究生數(shù)據(jù)庫(kù)課程設(shè)計(jì)
標(biāo)簽： 數(shù)據(jù)庫(kù)設(shè)計(jì)
上傳時(shí)間： 2015-03-03
上傳用戶(hù)：498732662
一種采用CYPRESS的PSOC混合信號(hào)控制其系列的智能型充電器設(shè)計(jì)方案，可支持多種電池理性，根據(jù)電池充電曲線進(jìn)行調(diào)整，開(kāi)發(fā)IDE為CYPRESS的PSOC Designer，硬件為PSOC。
標(biāo)簽： CYPRESS PSOC 混合信號(hào) 控制
上傳時(shí)間： 2013-12-01
上傳用戶(hù)：TRIFCT
報(bào)表源碼 FastReport 3 is new generation of the report generators components. It consists of report engine, designer and preview. FastReport 3 can be installed in Delphi 4-7 and C++Builder 4-6.
標(biāo)簽： report FastReport generation components
上傳時(shí)間： 2015-04-04
上傳用戶(hù)：qiaoyue
This book focuses primarily on XML itself. It covers the fundamental rules that all XML documents and authors must adhere to, whether a web designer uses SMIL to add animations to web pages or a C++ programmer uses SOAP to exchange serialized objects with a remote database. This book also covers generic supporting technologies that have been layered on top of XML and are used across a wide range of XML applications.
標(biāo)簽： fundamental XML documents primarily
上傳時(shí)間： 2014-01-14
上傳用戶(hù)：zjf3110
軟件工程實(shí)驗(yàn)報(bào)告__信息管理系統(tǒng)需求分析與數(shù)據(jù)庫(kù)設(shè)計(jì)，使用工具：MS VISIO2003、Power Designer
標(biāo)簽： 軟件工程 實(shí)驗(yàn)報(bào)告 信息管理系統(tǒng) 分
上傳時(shí)間： 2013-12-12
上傳用戶(hù)：gdgzhym
java文擋1 本文以“購(gòu)物車(chē)”程序?yàn)槔故救绾斡肑builder 7快速開(kāi)發(fā)EJB的Session Bean源碼。 ... 15、右擊"EJB Designer"面板中的"Trader",選擇"View Bean Source",可以看到此時(shí)的源代碼，修改TraderBean.java源代碼
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：ryb
Tiger編譯器，TigerBox v.01 =============================================== 本軟件作者保留其著作權(quán)力，請(qǐng)保留原作者信息完整性 程序需要SWT庫(kù)支持，該發(fā)行版本已經(jīng)包含了win32版本的SWT運(yùn)行庫(kù) 運(yùn)行方式：win32:點(diǎn)擊exec.bat執(zhí)行 程序已經(jīng)帶有我編寫(xiě)的Tiger編譯器，所以所有功能均可使用 你也可以把自己的編譯器用于該IDE 具體方法： 假設(shè)你曾經(jīng)是通過(guò) java MyTiger.Main xx.tig 運(yùn)行程序的，那么在本程序目錄etc下，打開(kāi)conf文件，把"MyTiger.Main" 將原先的文字替換，不可有其他多余字符 MyTiger.Main就是你編譯器main函數(shù)的所在類(lèi) CSK www.csksoft.net csk@live.com
上傳時(shí)間： 2013-12-08
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