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SDR-SDRAM

HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptiv

HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline. HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim. HSSDRC IP core is licensed under MIT License

標(biāo)簽： configurable controller universal adaptive

上傳時(shí)間： 2017-06-25

上傳用戶：皇族傳媒
sdram的控制程序

sdram的控制程序，程序分為控制端口模塊、時(shí)鐘模塊、數(shù)據(jù)傳輸模塊及刷新等模塊

標(biāo)簽： sdram 控制程序

上傳時(shí)間： 2013-12-29

上傳用戶：aig85
SDRAM IPCore控制程序源代碼。請(qǐng)問有無usb原碼

SDRAM IPCore控制程序源代碼。請(qǐng)問有無usb原碼

標(biāo)簽： IPCore SDRAM usb 控制

上傳時(shí)間： 2014-01-25

上傳用戶：ukuk
sdram controller vhdl

sdram controller vhdl

標(biāo)簽： controller sdram vhdl

上傳時(shí)間： 2017-07-05

上傳用戶：cx111111
sdram controller 2 vhdl

sdram controller 2 vhdl

標(biāo)簽： controller sdram vhdl

上傳時(shí)間： 2013-12-28

上傳用戶：蟲蟲蟲蟲蟲蟲
標(biāo)準(zhǔn)sdram控制器, 很容易改寫后應(yīng)用

標(biāo)準(zhǔn)sdram控制器, 很容易改寫后應(yīng)用

標(biāo)簽： sdram 標(biāo)準(zhǔn) 控制器

上傳時(shí)間： 2017-07-12

上傳用戶：爺?shù)臍赓|(zhì)
使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

使用Verilog實(shí)現(xiàn)基于FPGA的SDRAM控制器

標(biāo)簽： Verilog SDRAM FPGA 控制器

上傳時(shí)間： 2014-01-02

上傳用戶：changeboy
本代bootloader通過usb下載代碼首先存放在sdram中

本代bootloader通過usb下載代碼首先存放在sdram中，然后拷貝到dataflash中并加載。本代碼經(jīng)過反復(fù)測(cè)試，準(zhǔn)確無誤，絕對(duì)可靠。環(huán)境IAR

標(biāo)簽： bootloader sdram usb

上傳時(shí)間： 2014-01-15

上傳用戶：天誠24
三星2410及2440的h-jtag的sdram初始化腳本

三星2410及2440的h-jtag的sdram初始化腳本，直接導(dǎo)入即可調(diào)試

標(biāo)簽： h-jtag sdram 2410 2440

上傳時(shí)間： 2017-07-22

上傳用戶：czl10052678
SDRAM 控制器 Verilog實(shí)現(xiàn)

SDRAM 控制器 Verilog實(shí)現(xiàn)，很有借鑒意義。

標(biāo)簽： Verilog SDRAM 控制器

上傳時(shí)間： 2017-07-27

上傳用戶：爺?shù)臍赓|(zhì)

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