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  • Program to simulate Rayleigh fading using a p-th order autoregressive model AR(p) according to % B

    Program to simulate Rayleigh fading using a p-th order autoregressive model AR(p) according to % Baddour s work: "Autoregressive modeling for fading channel simulation"

    標簽: autoregressive according simulate Rayleigh

    上傳時間: 2013-12-02

    上傳用戶:tb_6877751

  • 1、 了解系統調用pipe()的功能和實際原理 2、 編寫一段程序

    1、 了解系統調用pipe()的功能和實際原理 2、 編寫一段程序,使用管道實現父子進程之間的通信 a) 使用系統調用fork()創建一個子進程 b) 子進程調用函數write()向父進程發送自己的進程ID和字符串” s sending a message to parent.\n”。 c) 父進程調用函數read()通過管道讀出子進程發來的消息,將消息輸出屏幕,然后終止

    標簽: pipe 系統調用 程序 編寫

    上傳時間: 2013-12-16

    上傳用戶:古谷仁美

  • SharpNuke源代碼

    SharpNuke源代碼,文章管理系統,portal門戶型開發,b/s模式

    標簽: SharpNuke 源代碼

    上傳時間: 2013-12-18

    上傳用戶:gaome

  • Ajax技術是目前在瀏覽器中通過JavaScript腳本可以使用的所有技術的集合。Ajax并沒有創造出某種具體的新技術

    Ajax技術是目前在瀏覽器中通過JavaScript腳本可以使用的所有技術的集合。Ajax并沒有創造出某種具體的新技術,它所使用的大多數技術都是在很多年以前就已經存在了,然而Ajax以一種嶄新的方式來使用所有的這些技術,使得古老的B/S方式的Web開發煥發了新的活力,迎來了第二個春天。

    標簽: Ajax JavaScript 瀏覽器 創造

    上傳時間: 2014-11-26

    上傳用戶:731140412

  • 本論文中

    本論文中,將軟件工程的基本原理和方法應用到整個系統,并對其進行需求分析,提出了解決問題的具體方法。在具體制作中,用ASP技術來實現B/S系統,ASP技術與數據庫技術結合,用戶在瀏覽器端可以隨意查詢自己需要的標本,而數據的后臺操作則由服務器端處理。這樣提高了網頁的互動性,使整個系統能更好的為用戶服務。

    標簽: 論文

    上傳時間: 2013-11-29

    上傳用戶:xuan‘nian

  • 一款不錯的oa系統。包括審批

    一款不錯的oa系統。包括審批,計劃,郵件等功能。b/s結構。

    標簽:

    上傳時間: 2015-08-30

    上傳用戶:Shaikh

  • 使用工具為.net2003

    使用工具為.net2003,涉及的語言包括c#、vb.net、托管c++,集C/S和B/S模式于一體,最主要一點是文檔相當齊全。

    標簽: 2003 net

    上傳時間: 2015-09-04

    上傳用戶:busterman

  • 在線考試系統

    在線考試系統,B/S結構可以使用此框架開發類似的考試系統

    標簽:

    上傳時間: 2015-09-09

    上傳用戶:270189020

  • EasyJF開源Blog系統是一個由EasyJF開源團隊組織開發的基于Java平臺的開源博客系統。當前Blog已經實現了基本的基本的博客的書寫、流量統計、排名、個人像冊、RSS、支持自定義模板、靜態h

    EasyJF開源Blog系統是一個由EasyJF開源團隊組織開發的基于Java平臺的開源博客系統。當前Blog已經實現了基本的基本的博客的書寫、流量統計、排名、個人像冊、RSS、支持自定義模板、靜態html文件生成、權限系統、積分系統等功能。另外還將加入博客圈、音樂、專題等功能及更強大的權限系統支持。系統使用基于OO的方法設計,采用多層B/S構架,數據庫持久層使用EasyDBO,Web層使用EasyJWeb框架,java代碼與頁面完全分離,易擴展。

    標簽: EasyJF Blog Java 開源

    上傳時間: 2014-11-29

    上傳用戶:拔絲土豆

  • 用verilog設計密勒解碼器 一、題目: 設計一個密勒解碼器電路 二、輸入信號: 1. DIN:輸入數據 2. CLK:頻率為2MHz的方波

    用verilog設計密勒解碼器 一、題目: 設計一個密勒解碼器電路 二、輸入信號: 1. DIN:輸入數據 2. CLK:頻率為2MHz的方波,占空比為50% 3. RESET:復位信號,低有效 三、輸入信號說明: 輸入數據為串行改進密勒碼,每個碼元持續時間為8μs,即16個CLK時鐘;數據流是由A、B、C三種信號組成; A:前8個時鐘保持“1”,接著5個時鐘變為“0”,最后3個時鐘為“1”。 B:在整個碼元持續時間內都沒有出現“0”,即連續16個時鐘保持“1”。 C:前5個時鐘保持“0”,后面11個時鐘保持“1”。 改進密勒碼編碼規則如下: 如果碼元為邏輯“1”,用A信號表示。 如果碼元為邏輯“0”,用B信號表示,但以下兩種特例除外:如果出現兩個以上連“0”,則從第二個“0”起用C信號表示;如果在“通信起始位”之后第一位就是“0”,則用C信號表示,以下類推; “通信起始位”,用C信號表示; “通信結束位”,用“0”及緊隨其后的B信號表示。 “無數據”,用連續的B信號表示。

    標簽: verilog 2MHz DIN CLK

    上傳時間: 2013-12-02

    上傳用戶:wang0123456789

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