是一個(gè)用于soc的32bit risc核，文件包括了核的RTl代碼，文檔、testbench碼。
標(biāo)簽： risc soc bit 32
上傳時(shí)間： 2014-12-20
上傳用戶(hù)：壞壞的華仔
The xapp851.zip archive includes the following subdirectories. The specific contents of each subdirectory below: \RTl - HDL design files \sim - simulation files \synth - Synthesis related files \par - Place/Route related files
標(biāo)簽： subdirectories The following includes
上傳時(shí)間： 2014-01-25
上傳用戶(hù)：lepoke
nec 78F0413的例子程序,里面有LCD，RTl和PORT的操作，學(xué)NEC的朋友可以使用
標(biāo)簽： 78F0413 nec LCD 程序
上傳時(shí)間： 2017-05-30
上傳用戶(hù)：Altman
使用函數(shù)實(shí)現(xiàn)簡(jiǎn)單的八位處理器 軟件開(kāi)發(fā)環(huán)境：ISE 7.1i 仿真環(huán)境：ISE Simulator 1. 這個(gè)實(shí)例實(shí)現(xiàn)通過(guò)ISE Simulator工具實(shí)現(xiàn)一個(gè)可以進(jìn)行兩個(gè)八位操作數(shù)四種操作的簡(jiǎn)單處理器； 2. 工程在project文件夾中，雙擊mpc.ise文件打開(kāi)工程； 3. 源文件在RTl文件夾中，mpc.v為設(shè)計(jì)文件，mpc_tb.tbw是仿真波形文件； 4. 打開(kāi)工程后，在工程瀏覽器中選擇mpc_tb.tbw，在Process View中雙擊“Simulation Behavioral Model”選項(xiàng)，進(jìn)行行為仿真，即可得到仿真結(jié)果。
標(biāo)簽： Simulator ISE 7.1 函數(shù)
上傳時(shí)間： 2014-01-06
上傳用戶(hù)：mhp0114
典型實(shí)例10.8 字符LCD接口的設(shè)計(jì)與實(shí)現(xiàn) 軟件開(kāi)發(fā)環(huán)境：ISE 7.1i 硬件開(kāi)發(fā)環(huán)境：紅色颶風(fēng)II代－Xilinx版 1. 本實(shí)例控制開(kāi)發(fā)板上面的LCD的顯示； 2. 工程在\project文件夾里面 3. 源文件和管腳分配在\RTl文件夾里面 4. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調(diào)試下載文件。
標(biāo)簽： LCD Xilinx 10.8 ISE
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：shawvi
完整的等精度頻率相位計(jì)，包含了項(xiàng)目文件、VHDL源代碼、RTl電路圖
標(biāo)簽： 等精度 相位計(jì) 頻率
上傳時(shí)間： 2014-01-11
上傳用戶(hù)：cc1
教你用各種方法實(shí)現(xiàn)分頻，實(shí)現(xiàn)良好的時(shí)序。個(gè)你的RTl開(kāi)發(fā)增加經(jīng)驗(yàn)
標(biāo)簽： 分頻
上傳時(shí)間： 2017-08-07
上傳用戶(hù)：jjj0202
用VHDL語(yǔ)言描述的用鎖存器，加法計(jì)數(shù)器，ROM存儲(chǔ)器構(gòu)成的RTl圖
標(biāo)簽： VHDL 語(yǔ)言 鎖存器
上傳時(shí)間： 2013-12-12
上傳用戶(hù)：vodssv
MC8051IP核的FPGA實(shí)現(xiàn)與應(yīng)用；VHDL;MC8051IP核；RTl封裝
標(biāo)簽： MC8051IP核的FPGA實(shí)現(xiàn)
上傳時(shí)間： 2015-04-07
上傳用戶(hù)：543463669
在數(shù)字電路的設(shè)計(jì)中，時(shí)序設(shè)計(jì)是一個(gè)系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對(duì)時(shí)序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解RTl電路時(shí)序模型的基礎(chǔ)上，采用合理的設(shè)計(jì)方法在設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過(guò)許多設(shè)計(jì)實(shí)例證明采用這種方式可以使電路的后仿真通過(guò)率大大提高，并且系統(tǒng)的工作頻率可以達(dá)到一個(gè)較高水平。
標(biāo)簽： CPLD FPGA
上傳時(shí)間： 2015-10-08
上傳用戶(hù)：shzweh1234
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