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RS譯碼器

基于ME算法的RS譯碼器的設計和FPGA實現

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這是一個rs譯碼器的verilog程序運行于quatus

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用matlab中的simulink模擬的一個rs觸發器

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vhdl 實驗報告 verilog rs觸發器 vhdl實驗 vhdl 實驗報告 verilog rs觸發器 vhdl實驗

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方便簡單的免費BASE64編碼解碼器

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講述編碼器的一本書籍

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資料壓縮的原理與應用快速霍夫曼解碼器的C程式

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此程式模擬使用OFDM調變中RS編碼的傳輸原理。

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3對8解碼器可提供3線8選擇之功能可輕易改成4選16

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8對3編碼器解多工器用於整合可輕易改成16對4

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