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  • 一個(gè)不錯(cuò)的cadence教程

    這個(gè)是一個(gè)不錯(cuò)的cadence教程\r\n 這個(gè)是一個(gè)不錯(cuò)的cadence教程\r\n這個(gè)是一個(gè)不錯(cuò)的cadence教程

    標(biāo)簽： cadence 教程

    上傳時(shí)間： 2013-09-05

    上傳用戶：zhulei420

  • VHDL源程序：16位計(jì)數(shù)器的設(shè)計(jì)

    16位計(jì)數(shù)器的設(shè)計(jì)，這里是實(shí)現(xiàn)上述功能的VHDL源程序，供大家學(xué)習(xí)和討論。\r\n

    標(biāo)簽： VHDL 源程序 計(jì)數(shù)器

    上傳時(shí)間： 2013-09-05

    上傳用戶：weiwolkt

  • Allegro 用戶手冊I

    本書所要介紹的就是Cadence 公司所出品的Allegro Layout 軟件工具，書中每\r\n個(gè)章節(jié)的出現(xiàn)順序系按照實(shí)際的電路板設(shè)計(jì)流程而編排，而每一個(gè)章節(jié)又按照下\r\n列的方式編排，以期讓使用者可以較快地進(jìn)入使用狀況

    標(biāo)簽： Allegro 用戶手冊

    上傳時(shí)間： 2013-09-05

    上傳用戶：13162218709

  • VERILOG HDL 實(shí)際工控項(xiàng)目源碼

    VERILOG HDL 實(shí)際工控項(xiàng)目源碼\r\n開發(fā)工具 altera quartus2

    標(biāo)簽： VERILOG HDL 工控 項(xiàng)目

    上傳時(shí)間： 2013-09-05

    上傳用戶：youmo81

  • 用CPLD控制LED、數(shù)碼管的顯示源代碼

    工作原理：\r\n 脈沖輸入，記錄30個(gè)脈沖的間隔時(shí)間（總時(shí)間），LED顯示出來，牽涉到數(shù)碼管的輪流點(diǎn)亮，以及LED的碼。輸入端口一定要用個(gè)\r\n74LS14整一下，圖上沒有。數(shù)碼管使用共陰數(shù)碼管。MAXPLUS編譯。\r\n測試時(shí)將光電門的信號端一塊連接到J2口的第三管腳，同時(shí)第一管腳為地，應(yīng)該與光電門的地連接（共地）。\r\n開始測試：\r\n 按下按鍵，應(yīng)該可以見到LED被點(diǎn)亮，指示可以開始轉(zhuǎn)動(dòng)轉(zhuǎn)動(dòng)慣量盤，等遮光片遮擋30次光電門后，\r\n LED熄滅，數(shù)碼管有數(shù)字顯示，此為時(shí)間值，單位為秒，與

    標(biāo)簽： CPLD LED 控制 數(shù)碼管

    上傳時(shí)間： 2013-09-05

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  • 利用FPGA實(shí)現(xiàn)的可編程綜合采樣器

    利用FPGA實(shí)現(xiàn)的可編程綜合采樣器\r\nAProgrammableIntegratedSamplerUsingFPGA

    標(biāo)簽： FPGA 可編程 采樣

    上傳時(shí)間： 2013-09-06

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  • Allegro鼠標(biāo)例程

    鼠標(biāo)例程\r\n\r\ninstall_mouse \r\nremove_mouse \r\nmouse_x \r\nmouse_y \r\nmouse_b \r\nmouse_pos \r\nshow_mouse \r\nscare_mouse \r\nunscare_mouse \r\nfreeze_mouse_flag \r\nposition_mouse \r\nset_mouse_range \r\nset_mouse_speed \r\nset_mouse_sprite \r\nset_mou

    標(biāo)簽： Allegro 鼠標(biāo)

    上傳時(shí)間： 2013-09-06

    上傳用戶：siguazgb

  • 在Allegro中等長設(shè)置的高級應(yīng)用-Memory部分等長設(shè)置

    在Allegro中等長設(shè)置的高級應(yīng)用\r\n――Memory部分等長設(shè)置

    標(biāo)簽： Allegro Memory 等長設(shè)置 分

    上傳時(shí)間： 2013-09-06

    上傳用戶：VRMMO

  • VHDL實(shí)現(xiàn)：單片機(jī)與FPGA接口通信源文件

    程序主要用硬件描述語言（VHDL）實(shí)現(xiàn)：\r\n單片機(jī)與FPGA接口通信的問題

    標(biāo)簽： VHDL FPGA 單片機(jī) 接口通信

    上傳時(shí)間： 2013-09-06

    上傳用戶：ddddddos

  • Allegro User Preference功能介紹

    在這里可以進(jìn)行工作環(huán)境、界面和顯示效果的一些設(shè)定，執(zhí)行菜單\r\nSetup>User Preferences出現(xiàn)下面窗體，因?yàn)檫@里涉及的內(nèi)容比較多，而且很多功\r\n能都很少用到，所以下面只針對一些常用設(shè)置作介紹。

    標(biāo)簽： Preference Allegro User

    上傳時(shí)間： 2013-09-06

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