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Protel封裝庫(kù)至Allegro

  • Allegro SPB V15.2 版新增功能

    15.2 已經(jīng)加入了有關(guān)貫孔及銲點(diǎn)的Z軸延遲計(jì)算功能. 先開啟 Setup - Constraints - Electrical constraint sets  下的 DRC 選項(xiàng).  點(diǎn)選 Electrical Constraints dialog box 下 Options 頁(yè)面 勾選 Z-Axis delay欄. 

    標(biāo)簽: Allegro 15.2 SPB

    上傳時(shí)間: 2013-10-08

    上傳用戶:王慶才

  • Allegro(cadence)_EDA工具手冊(cè)

    系統(tǒng)組成.......................................................................................................................................................... 31.1 庫(kù) ...................................................................................................................................................... 31.2 原理圖輸入 ...................................................................................................................................... 31.3 設(shè)計(jì)轉(zhuǎn)換和修改管理 ....................................................................................................................... 31.4 物理設(shè)計(jì)與加工數(shù)據(jù)的生成 ........................................................................................................... 31.5 高速 PCB 規(guī)劃設(shè)計(jì)環(huán)境.................................................................................................................. 32 Cadence 設(shè)計(jì)流程........................................................................................................................................... 33 啟動(dòng)項(xiàng)目管理器.............................................................................................................................................. 4第二章 Cadence 安裝................................................................................................ 6第三章 CADENCE 庫(kù)管理..................................................................................... 153.1 中興EDA 庫(kù)管理系統(tǒng)...................................................................................................................... 153.2 CADENCE 庫(kù)結(jié)構(gòu)............................................................................................................................ 173.2.1 原理圖(Concept HDL)庫(kù)結(jié)構(gòu):........................................................................................ 173.2.2 PCB 庫(kù)結(jié)構(gòu):............................................................................................................................. 173.2.3 仿真庫(kù)結(jié)構(gòu): ............................................................................................................................. 18第四章 公司的 PCB 設(shè)計(jì)規(guī)范............................................................................... 19第五章常用技巧和常見問題處理......................................................................... 19

    標(biāo)簽: Allegro cadence EDA

    上傳時(shí)間: 2013-10-31

    上傳用戶:ligi201200

  • Allegro PCB Layout高速電路板設(shè)計(jì)

    電路板設(shè)計(jì)介紹1.1 現(xiàn)有的設(shè)計(jì)趨勢(shì).............................................................................1-21.2 產(chǎn)品研發(fā)流程................................................................................1-21.3 電路板設(shè)計(jì)流程.............................................................................1-31.3.1 前處理 – 電子設(shè)計(jì)資料和機(jī)構(gòu)設(shè)計(jì)資料整理...................1-41.3.2 前處理 – 建立布局零件庫(kù).................................................1-81.3.3 前處理 – 整合電子設(shè)計(jì)資料及布局零件庫(kù).......................1-81.3.4 中處理 – 讀取電子/機(jī)構(gòu)設(shè)計(jì)資料....................................1-91.3.5 中處理 – 擺放零件............................................................1-91.3.6 中處理 – 拉線/擺放測(cè)試點(diǎn)/修線......................................1-91.3.7 后處理 – 文字面處理......................................................1-101.3.8 后處理 – 底片處理..........................................................1-111.3.9 后處理 – 報(bào)表處理..........................................................

    標(biāo)簽: Allegro Layout PCB 高速電路板

    上傳時(shí)間: 2013-10-17

    上傳用戶:18711024007

  • Allegro-Design-Editor-Tutorial_ade_tut

    Trademarks: Trademarks and service marks of Cadence Design Systems, Inc. (Cadence) contained in

    標(biāo)簽: Allegro-Design-Editor-Tutorial_ad e_tut

    上傳時(shí)間: 2014-08-09

    上傳用戶:龍飛艇

  • Protel DXP快捷鍵大全

    enter——選取或啟動(dòng) esc——放棄或取消 f1——啟動(dòng)在線幫助窗口 tab——啟動(dòng)浮動(dòng)圖件的屬性窗口 pgup——放大窗口顯示比例 pgdn——縮小窗口顯示比例 end——刷新屏幕 del——刪除點(diǎn)取的元件(1個(gè)) ctrl+del——刪除選取的元件(2個(gè)或2個(gè)以上) x+a——取消所有被選取圖件的選取狀態(tài) x——將浮動(dòng)圖件左右翻轉(zhuǎn) y——將浮動(dòng)圖件上下翻轉(zhuǎn) space——將浮動(dòng)圖件旋轉(zhuǎn)90度 crtl+ins——將選取圖件復(fù)制到編輯區(qū)里 shift+ins——將剪貼板里的圖件貼到編輯區(qū)里 shift+del——將選取圖件剪切放入剪貼板里 alt+backspace——恢復(fù)前一次的操作 ctrl+backspace——取消前一次的恢復(fù) crtl+g——跳轉(zhuǎn)到指定的位置 crtl+f——尋找指定的文字  

    標(biāo)簽: Protel DXP 快捷鍵

    上傳時(shí)間: 2013-12-29

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  • Protel使用中的60經(jīng)典問題及解答

    Protel使用中的60經(jīng)典問題及解答

    標(biāo)簽: Protel

    上傳時(shí)間: 2013-10-13

    上傳用戶:huyanju

  • Altium Designer的Protel中多通道功能在原理圖及PCB中的使用技巧

    Altium Designer 的Protel 中多通道功能在原理圖及PCB

    標(biāo)簽: Designer Altium Protel PCB

    上傳時(shí)間: 2013-10-08

    上傳用戶:王楚楚

  • Allegro學(xué)習(xí)筆記之電源層、地層分割

    Allegro學(xué)習(xí)筆記之3—電源層、地層分割

    標(biāo)簽: Allegro 電源 地層分割

    上傳時(shí)間: 2013-11-15

    上傳用戶:9牛10

  • PCB抄板之Protel 99SE鋪銅問題總結(jié)

    PCB抄板之Protel 99SE鋪銅問題總結(jié)。

    標(biāo)簽: Protel PCB 99 SE

    上傳時(shí)間: 2013-10-12

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  • protel制版應(yīng)注意的問題

    protel制版應(yīng)注意的問題

    標(biāo)簽: protel

    上傳時(shí)間: 2013-10-08

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