本文件包是在MAX+plus II 軟件環(huán)境下實現(xiàn)計數(shù)器的邏輯功能
標簽： plus MAX II 軟件環(huán)境
上傳時間： 2014-01-11
上傳用戶：xinyuzhiqiwuwu
在EDA的MAX+PLUS II開發(fā)環(huán)境下用VHDL編寫的全加器
標簽： PLUS VHDL EDA MAX
上傳時間： 2016-06-14
上傳用戶：tzl1975
在MAX+PLUS II環(huán)境下用VHDL編寫的加法器
標簽： PLUS VHDL MAX 環(huán)境
上傳用戶：zhangzhenyu
Max+Plus II 簡易用戶使用入門指南
標簽： Plus Max II 用戶
上傳時間： 2013-12-25
上傳用戶：jichenxi0730
在軟件MAX+plus II環(huán)境中，設計了一臺RISC模型機，具有以下功能：輸入包含10個整數(shù)（無符號數(shù)）的數(shù)組M，按從小到大的順序輸出這10個數(shù)。
標簽： plus MAX 軟件 環(huán)境
上傳時間： 2016-09-03
上傳用戶：c12228
MAX+plus II編譯的模30加法計數(shù)器，簡單的與非門組成！
標簽： plus MAX 編譯 模
上傳時間： 2016-11-14
上傳用戶：hopy
3-8譯碼器的仿真實驗。本實驗選用的仿真開發(fā)軟件是MAX+plus II Version 9.3，原理圖源文件保存在MyProject目錄中，為138decoder.gdf，另有我寫的實驗報告，呵呵，適合仿真入門
標簽： Version plus MAX 9.3
上傳時間： 2016-12-14
上傳用戶：米卡
用VHDL 語言設計交通燈控制系統(tǒng), 并在MAX+PLUS II 系統(tǒng)對FPGA/ CPLD 芯片進行下載, 由于生成的是集成化的數(shù)字電 路, 沒有傳統(tǒng)設計中的接線問題, 所以故障率低、可靠性高, 而且體積小。體現(xiàn)了EDA 技術(shù)在數(shù)字電路設計中的優(yōu)越性。
標簽： VHDL FPGA CPLD PLUS
上傳時間： 2013-12-28
上傳用戶：zhengzg
Max+Plus II 的ppt文檔，看后可以很輕易上手Max+Plus II
標簽： Plus Max II
上傳用戶：13160677563
在 MAX+PLUS II開發(fā)環(huán)境下采用 VHDL語言 設計并實現(xiàn)了電表抄表器 討論了系統(tǒng)的四個 組成模塊的設計和 VHDL 的實現(xiàn) 每個模塊采用 RTL 級描述 整體的生成采用圖形輸入法 通過波形仿真 下載芯片測試 完成了抄表器的功能
標簽： VHDL PLUS MAX RTL
上傳時間： 2013-12-26
上傳用戶：myworkpost
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
<dl id="0iqoo"></dl>
