首先說這是經驗積累的問題，其次就是需要個人電路知識經驗了！ 布局說白了就是在板子上放器件。這時如果前面講到的準備工作都做好的話，就可以在原理圖上生成網絡表（Design-> Create Netlist），之后在PCB圖上導入網絡表（Design->Load Nets）。就看見器件嘩啦啦的全堆上去了，各管腳之間還有飛線提示連接。然后就可以對器件布局了。一般布局按如下原則進行：
上傳時間： 2013-10-10
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PCB設計問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當板子布得很密時，情況更加嚴重。當我用Verify Design進行檢查時，會產生錯誤，但這種錯誤可以忽略。往往這種錯誤很多，有幾百個，將其他更重要的錯誤淹沒了，如何使Verify Design會略掉這種錯誤，或者在眾多的錯誤中快速找到重要的錯誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關制造方面的一個檢查，您沒有相關設定，所以可以不檢查。 問： 怎樣導出jop文件？答：應該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點擊OK/完成然后在低版本的powerPCB與PADS產品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導入reu文件？答：在ECO與Design 工具盒中都可以進行，分別打開ECO與Design 工具盒，點擊右邊第2個圖標就可以。 問： 為什么我在pad stacks中再設一個via:1(如附件）和默認的standardvi(如附件）在布線時V選擇1，怎么布線時按add via不能添加進去這是怎么回事，因為有時要使用兩種不同的過孔。答：PowerPCB中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時就比較方便。詳細設置方法在PowerPCB軟件通中有介紹。 問：為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?答：首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據. 問：我用ctrl+c復制線時怎設置原點進行復制，ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點 答： 復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問：用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起，而你教程里都會好好的(圖8)答：這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。 問： 尊敬的老師:您好！這個圖已經畫好了，但我只對（如圖1）一種的完全間距進行檢查，怎么錯誤就那么多，不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進。謝！！！！！答：請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動建元件參數中有幾個不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對應U102和U103元件應寫什么數值，還有這兩個元件SILK怎么自動設置，以及SILK內有個圓圈怎么才能畫得與該元件參數一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點間的距離.請根據元件資料自己計算。
上傳時間： 2014-01-03
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PCB LAYOUT技術大全---初學者必看！ PROTEL相關疑問 1.原理圖常見錯誤： （1）ERC報告管腳沒有接入信號： a. 創建封裝時給管腳定義了I/O屬性; b.創建元件或放置元件時修改了不一致的grid屬性,管腳與線沒有連上; c. 創建元件時pin方向反向,必須非pin name端連線。 （2）元件跑到圖紙界外：沒有在元件庫圖表紙中心創建元件。 （3）創建的工程文件網絡表只能部分調入pcb：生成netlist時沒有選擇為global。 （4）當使用自己創建的多部分組成的元件時,千萬不要使用annotate. 2.PCB中常見錯誤： （1）網絡載入時報告NODE沒有找到： a. 原理圖中的元件使用了pcb庫中沒有的封裝; b. 原理圖中的元件使用了pcb庫中名稱不一致的封裝; c. 原理圖中的元件使用了pcb庫中pin number不一致的封裝。如三極管：sch中pin number 為e,b,c, 而pcb中為1,2,3。
上傳時間： 2013-10-20
上傳用戶：kbnswdifs
經過研究本人初略的將原代碼進行了模擬，原理為首次進行全屏幕截圖，其后只對變化的部分進行截圖。代碼寫的比較粗糙望不要見笑。 附帶一個遠程視頻傳輸的簡單實現代碼，用到DSPACK控件.
上傳時間： 2015-08-26
上傳用戶：moerwang
1.功能 利用廣義逆求解無約束條件下的優化問題(C語言) 2.參數說明 int m : 非線性方程組中方程個數 int n : 非線性方程組中未知數個數 double eps1 : 控制最小二乘解的精度要求 double eps2 : 用于奇異值分解中的控制精度要求 double x[n] : 存放非線性方程組解的初始近似值X(0),要求各分量不全為0 int ka : Ka＝max{m,n}+1 void (*f)() : 指向計算非線性方程組中各方程左端函數值的函數名(用戶自編) void (*s)() : 指向計算雅可比矩陣的函數名 int ngin() : 函數返回一個標志值 3.文件說明 ngin.c函數文件 ngin0.c主函數文件
上傳時間： 2013-12-23
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用于fpga開發板的下載線的pcb圖，sch圖另外傳上來
上傳時間： 2013-12-24
上傳用戶：stampede
設計一個允許n個進程并發運行的進程管理模擬系統。該系統包括有簡單的進程控制、同步與通訊機構，其進程調度算法可任意選擇。每個進程用一個PCB表示，其內容根據具體情況設置。各進程之間有一定的同步關系（可選）。系統在運行過程中應能顯示或打印各進程的狀態及有關參數的變化情況，以便觀察諸進程的運行過程及系統的管理過程。
上傳時間： 2015-11-21
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在n維空間（每維范圍為0-1）內對插入的數值根據坐標進行分區。從一個沒有分區的空間開始插入，一旦規定的cache滿了就申請新的cache空間。cache全滿后存數值于文件。分區每次一分為2n，內建有2n叉樹結構用于管理。
上傳時間： 2016-01-07
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用分支限界法求解背包問題（0/1背包） 1.問題描述：已知有N個物品和一個可以容納TOT重量的背包，每種物品I的重量為Weight，價值為Value。一個只能全放入或者不放入，求解如何放入物品，可以使背包里的物品的總價值最大。 2.設計思想與分析：對物品的選取與否構成一棵解樹，左子樹表示裝入，右表示不裝入，通過檢索問題的解樹得出最優解，并用結點上界殺死不符合要求的結點。
上傳時間： 2016-02-09
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做PCB板圖的規范，有華為的經驗總結，EMC設計方法以及一些NB人對布局布線的經驗總結，都是很實用的東東，不過要想完全掌握那些N人的經驗，可是需要很好的功底哦！
標簽： PCB
上傳時間： 2014-03-11
上傳用戶：zhangliming420
