Hyperlynx仿真應用:阻抗匹配.下面以一個電路設計為例，簡單介紹一下PCB仿真軟件在設計中的使用。下面是一個DSP硬件電路部分元件位置關系(原理圖和PCB使用PROTEL99SE設計)，其中DRAM作為DSP的擴展Memory(64位寬度，低8bit還經過3245接到FLASH和其它芯片)，DRAM時鐘頻率133M。因為頻率較高，設計過程中我們需要考慮DRAM的數據、地址和控制線是否需加串阻。下面，我們以數據線D0仿真為例看是否需要加串阻。模型建立首先需要在元件公司網站下載各器件IBIS模型。然后打開Hyperlynx,新建LineSim File(線路仿真—主要用于PCB前仿真驗證)新建好的線路仿真文件里可以看到一些虛線勾出的傳輸線、芯片腳、始端串阻和上下拉終端匹配電阻等。下面，我們開始導入主芯片DSP的數據線D0腳模型。左鍵點芯片管腳處的標志，出現未知管腳，然后再按下圖的紅線所示線路選取芯片IBIS模型中的對應管腳。 3http://bbs.elecfans.com/ 電子技術論壇 http://www.elecfans.com 電子發燒友點OK后退到“ASSIGN Models”界面。選管腳為“Output”類型。這樣，一樣管腳的配置就完成了。同樣將DRAM的數據線對應管腳和3245的對應管腳IBIS模型加上(DSP輸出，3245高阻，DRAM輸入)。下面我們開始建立傳輸線模型。左鍵點DSP芯片腳相連的傳輸線，增添傳輸線，然后右鍵編輯屬性。因為我們使用四層板，在表層走線，所以要選用“Microstrip”，然后點“Value”進行屬性編輯。這里，我們要編輯一些PCB的屬性，布線長度、寬度和層間距等，屬性編輯界面如下：再將其它傳輸線也添加上。這就是沒有加阻抗匹配的仿真模型(PCB最遠直線間距1.4inch，對線長為1.7inch)。現在模型就建立好了。仿真及分析下面我們就要為各點加示波器探頭了，按照下圖紅線所示路徑為各測試點增加探頭：為發現更多的信息，我們使用眼圖觀察。因為時鐘是133M，數據單沿采樣，數據翻轉最高頻率為66.7M，對應位寬為7.58ns。所以設置參數如下：之后按照芯片手冊制作眼圖模板。因為我們最關心的是接收端(DRAM)信號，所以模板也按照DRAM芯片HY57V283220手冊的輸入需求設計。芯片手冊中要求輸入高電平VIH高于2.0V，輸入低電平VIL低于0.8V。DRAM芯片的一個NOTE里指出，芯片可以承受最高5.6V，最低-2.0V信號(不長于3ns)：按下邊紅線路徑配置眼圖模板：低8位數據線沒有串阻可以滿足設計要求，而其他的56位都是一對一，經過仿真沒有串阻也能通過。于是數據線不加串阻可以滿足設計要求，但有一點需注意，就是寫數據時因為存在回沖，DRAM接收高電平在位中間會回沖到2V。因此會導致電平判決裕量較小，抗干擾能力差一些，如果調試過程中發現寫RAM會出錯，還需要改版加串阻。
上傳時間： 2013-12-17
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為了解決實現的瓶頸，Vivado 工具采用層次化器件編輯器和布局規劃器、速度提升 了3 至 15 倍且為 SystemVerilog 提供業界領先支持的邏輯綜合工具、速度提升 了4 倍且確定性更高的布局布線引擎、以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單 (ECO) 的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。 賽靈思vivado設計套件專題:http://www.elecfans.com/topic/tech/vivado/
標簽： Integrator Final_IP vivado 視頻
上傳時間： 2013-10-12
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1. 簡介 ISIS中的屬性有非常大的用處。一個特定的對象的屬性是由一些關鍵字組成，比如，在ISIS中，我們使用封裝的屬性與PCB的封裝關聯。 對象，管腳，電路圖都有自己的屬性，如果你想很把這個功能強大的軟件用好你必須很清楚他們之間的聯系，這個軟件和以前你所用過的畫電路的軟件有些不同。 2. 對象屬性 對象屬性有兩個類型—系統屬性和使用屬性。在ISIS中的這些功能是由一些保留字所組成，不管是內部的程序比如ARES和VSM，或者你自己所使用的軟件都是有關聯的。 (1)系統屬性 系統屬性在ISIS中是由一些特殊含義的關鍵字所夠成。比如，一個元件中的DEVICE屬性是根據元件庫在分配時候定義的。這些屬性一般是文本的—比如元件的REF和VALUE屬性可以直接從Edit Component對話框中訪問，但是別的比如DEVICE屬性就是做為圖形操作所生成的結果。
上傳時間： 2014-03-27
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Cimatron E 7.0教程 使用Cimatron E 起草應用，建立部分或者組裝圖圖表是可能的，由2D 風景組成。在畫的每一個內有一條或更多床單，起草的符號和注釋可能被增加并且編輯。 這些畫圖表包含象 起草標準那樣的具體的特性，意見歸因于，框架，模板等等。在各種各樣的起草的概念將的這個練習過程中沿著邊討論Cimatron E的動態的能力。 1、打開一份起草的資料 Open up the Drafting application within Cimatron E. 2、現在起草應用的Cimatron 打開 資料在Cimatron E里使用起草被叫為一張畫。 有一條床單的一張畫被創造一份起草的資料自動創 造。 3、建立床單 一條床單包含一個一個模型，部分或者會議的2D 意見的布局。 除2D之外幾何學建立使用 sketcher，起草符號，注釋能被增加給床單。 無限的床單的數量能被歸入一張畫允許一象要求 的那樣安排許多意見。
上傳時間： 2013-10-21
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2410開發板核心板原理圖，底板原理圖，通過學習pcb的設計
上傳時間： 2015-05-09
上傳用戶：金宜
主要功能： 1. 多瀏覽器兼容,能夠很好得兼容Mozilla，IE等瀏覽器 2. 功能強大的文章編輯器，同時兼容兩種編輯方式，在線編輯器采用FckEditor. 3. PJBlog2采用的UBB編輯器由Blog作者獨立開發，支持自定義面板和CSS，自帶HTML轉換UBB代碼功能 4. 自定義模塊，可以自己修改頁面上的的布局，讓不懂制作網頁的用戶也能自己增加和修改頁面上的版塊 5. Skin功能，隨時可以給自己的Blog換上新的CSS樣式界面 6. 自定義分類，可以同時定制外部連接分類和Blog內置分類，可以自定義分類顯示的位置，由用戶自己定義頂部導航條和側邊導航條 7. 權限分組，管理員還可以對每個分組成員指定上傳文件的權限等等 8. Blog數據采用緩存方式保存，減輕服務器負擔和增加運行速度 9. 用戶密碼用SHA1算法加密 2.7 build 05 修復說明: 修正2.7 Build04以前版本中存在的SQL注入漏洞，建議用戶升級。用戶名:admin 密碼:admin
上傳時間： 2013-12-27
上傳用戶：hxy200501
根據基爾霍夫定律：節點上∑i=0和回路中∑u=0這兩個公式，無論是在正旋穩態下還是在暫穩態電路中表達網絡變量間的關系時都只取決于網絡的布局即節點和支路的相互關系，而與支路的特性即支路由那些元件組成及其參數的量值都沒有關系。因此當我們根據網絡來建立節點電流方程及回路電壓方程時，無須畫出電路元件。這種節點與支路相互關系以表示電路結構的圖，稱為網絡的圖。在網絡的圖中，為建立KCL、KVL方程，取支路電壓、支路電流關聯參考方向，在圖中的支路上標明。
上傳時間： 2016-02-16
上傳用戶：gdgzhym
編寫程序，實現成績的查詢和排序。具體要求為： ① 選擇合適的布局管理設計美觀的界面，包含成績輸入、成績查詢、成績排序功能。 ② 成績輸入：從界面上輸入學生的學號和成績，點擊“確認”按鈕進行保存。 ③ 成績查詢：輸入學生的學號，點擊“查詢”按鈕，顯示該學生成績。 ④ 成績排序：點擊“排序”按鈕，將按成績從高到低顯示學生的學號和成績。
上傳時間： 2014-01-22
上傳用戶：fandeshun
自己在在做該實驗之前，先對其作了系統的學習與分析，在此基礎上進行了以下實驗擴展：在界面上進行了適當的布局，應用了可視化界面，而不是命令行方式。添加了選擇文件的功能代替手工輸入源程序，有保存文件功能和打開文件功能。增加預處理的功能，例如去掉注釋，文件包含的解釋功能，例如/*……*/的識別。識別出更多的常數與符號，比如對轉義字符的識別，小數的識別更加準確，進行了諸如1.22.333.44非常數化的識別。
標簽： 實驗
上傳時間： 2013-12-08
上傳用戶：wab1981
大規模集成電路布圖理論研究，基于角勾鏈的布局調整算法，值得好好研究
上傳時間： 2014-01-06
上傳用戶：lht618
