隨著圖像處理技術(shù)的不斷發(fā)展，圖像處理技術(shù)在國民經(jīng)濟(jì)和社會生活的各個方面都得到了廣泛的運(yùn)用。與此同時，人們對圖像處理的要求也越來越高。傳統(tǒng)的數(shù)字圖像處理器件主要有專用集成芯片（Application Specific Integrated Circuit）和數(shù)字信號處理器（Digital Signal Process）。進(jìn)入20世紀(jì)以來，伴隨著半導(dǎo)體技術(shù)的發(fā)展，現(xiàn)場可編程門陣列FPGA以其應(yīng)用靈活、集成度高、功能強(qiáng)大、設(shè)計周期短、開發(fā)成本低的特點(diǎn)，越來越多地被應(yīng)用在圖像處理領(lǐng)域。大量實踐證明，F(xiàn)PGA的并行處理能力與流水線作業(yè)能顯著地提高圖像處理的速度，因此基于FPGA的圖像處理系統(tǒng)有著廣闊的發(fā)展前景。 本文研究的是一個在嵌入式視頻監(jiān)控系統(tǒng)下的圖像預(yù)處理子系統(tǒng)。首先實現(xiàn)了一個通用可重復(fù)配置的圖像處理算法研究硬件平臺，完成圖像的采集、接收、處理、存儲、輸出等功能。由于FPGA本身具有完全的可重復(fù)配置性，所以該架構(gòu)的硬件平臺可以很方便的升級和重復(fù)配置。其次在該平臺上，本文使用Verilog HDL硬件語言在FPGA芯片上實現(xiàn)了多種圖像預(yù)處理算法。在實現(xiàn)過程中，為了充分發(fā)揮FPGA在并行處理方面的強(qiáng)大功能，本文對算法做了一定的改進(jìn)，使其盡量能使用并行處理的方式來完成。實驗結(jié)果表明，本圖像預(yù)處理系統(tǒng)能在毫秒級高速地完成多種圖像算法，完全能夠滿足視頻監(jiān)控系統(tǒng)50幀/秒的輸出要求。 最后根據(jù)視頻監(jiān)控系統(tǒng)在實際運(yùn)用中出現(xiàn)的噪聲類型多樣化的情況，我們設(shè)計了一種基于反饋理論的圖像處理效果控制模塊。該模塊能通過對處理后圖像峰值信噪比（PSNR）的分析，控制FPGA對下一幅圖像的噪聲采用更有針對性的圖像處理方法。
上傳時間： 2013-05-20
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隨著科學(xué)技術(shù)的快速發(fā)展和數(shù)據(jù)采集系統(tǒng)的廣泛應(yīng)用，人們對數(shù)據(jù)采集系統(tǒng)的速度、精度、易操作性以及實時性的要求也在不斷地提高。通用串行總線USB作為一種新型的微機(jī)總線接口規(guī)范，以其使用方便、易于擴(kuò)展、速度快等優(yōu)點(diǎn)而被廣泛地應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。現(xiàn)場可編程門陣列最大的特點(diǎn)是結(jié)構(gòu)靈活，開發(fā)周期較短，適合于實時信號處理，已被廣泛應(yīng)用于通信、數(shù)據(jù)采集、圖像處理等諸多領(lǐng)域。 @@ 本文充分利用USB和FPGA的上述優(yōu)點(diǎn)，設(shè)計了一種基于USB2.0技術(shù)和FPGA技術(shù)相結(jié)合的高速數(shù)據(jù)采集系統(tǒng)。 @@ 首先，對數(shù)據(jù)采集基本理論及系統(tǒng)相關(guān)技術(shù)進(jìn)行了簡單地介紹。 @@ 其次，對以ADC轉(zhuǎn)換器(TLC5510)、FPGA芯片(EP1C6Q240C8)為控制器和USB接口芯片(CY7C68013A-56，簡稱FX2)為主的數(shù)據(jù)采集系統(tǒng)進(jìn)行了硬件設(shè)計和分析，并在此設(shè)計的基礎(chǔ)上給出相應(yīng)的原理圖、PCB。硬件設(shè)計主要包括FPGA與ADC和FX2之間的接口電路設(shè)計以及硬件邏輯設(shè)計。 @@ 再次，根據(jù)系統(tǒng)需求，對系統(tǒng)軟件部分進(jìn)行了設(shè)計，分三部分：一是為滿足FX2在USB上的最大傳輸速率而編寫的固件程序；二是在PC機(jī)中的WindowsXP系統(tǒng)下利用GPD編寫USB設(shè)備驅(qū)動程序；三是充分了解FX2的主要功能特點(diǎn)，并編寫出應(yīng)用程序。 @@ 最后，對系統(tǒng)的軟硬件進(jìn)行了調(diào)試，給出了調(diào)試結(jié)果和分析，對出現(xiàn)的問題給出了解決方案。結(jié)果表明，系統(tǒng)符合設(shè)計要求。 @@關(guān)鍵詞：USB2.0；FPGA；SOPC；數(shù)據(jù)采集；固件；
上傳時間： 2013-06-21
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UBoot源碼分析及在S3C2440的移植過程
上傳時間： 2013-04-24
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數(shù)字視頻監(jiān)控技術(shù)無論是在軍事領(lǐng)域還是在民用領(lǐng)域，都有著重要的作用和廣泛的應(yīng)用市場及前景。迫切的軍用和民用需求，推動著視頻監(jiān)控技術(shù)持續(xù)而迅猛的發(fā)展。為了提高監(jiān)控視頻的圖像質(zhì)量，使設(shè)備小型化，以便能滿足各種條件下的適用場合，目前基于FPGA的數(shù)字視頻偵察監(jiān)控系統(tǒng)已成為一種主流的解決方案。 本文設(shè)計了一種可以在戰(zhàn)場上使用的數(shù)字視頻偵察監(jiān)控系統(tǒng)。該系統(tǒng)配備了12路攝像頭，當(dāng)偵察車或者裝甲車在向前進(jìn)的時候，可以做到對周圍的環(huán)境全方位的偵察監(jiān)控，從而對判斷戰(zhàn)場的情況起到了巨大的作用。 本文首先介紹了數(shù)字視頻監(jiān)控技術(shù)的發(fā)展與現(xiàn)狀，視頻數(shù)據(jù)的產(chǎn)生以及接收特性和FPGA技術(shù)的基本概念，在此基礎(chǔ)上研究了視頻信號的組成方式、VGA、DVI顯示接口以及顯示器的工作原理，分析了采用FPGA實現(xiàn)整個系統(tǒng)的可能性。接著，在充分考慮了要求達(dá)到的標(biāo)準(zhǔn)以后，選用了視頻解碼芯片SAA7111A、視頻編碼芯片ADV7125、DVI發(fā)送芯片TFP410、CY7C1061AV33型SRAM以及EP2C35FBGA672型FPGA芯片應(yīng)用于硬件電路設(shè)計。然后設(shè)計出電路原理圖以及PCB版圖。最后，根據(jù)系統(tǒng)工作要求，本文設(shè)計了FPGA系統(tǒng)中的片內(nèi)邏輯模塊，包括視頻采集緩沖異步FIFO（先進(jìn)先出）模塊、I2C總線配置模塊、視頻幀存控制模塊、VGA視頻顯示模塊、DVI視頻顯示模塊等。在此基礎(chǔ)上完成了系統(tǒng)軟硬件調(diào)試，最終成功的實現(xiàn)了12路攝像頭的切換顯示和對周圍環(huán)境的全方位監(jiān)控，達(dá)到了預(yù)定的設(shè)計目標(biāo)。
標(biāo)簽： FPGA 數(shù)字視頻 監(jiān)控
上傳時間： 2013-07-30
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互聯(lián)網(wǎng)、移動通信、星基導(dǎo)航是21世紀(jì)信息社會的三大支柱產(chǎn)業(yè)，而GPS系統(tǒng)的技術(shù)水平和發(fā)展歷程代表著全世界衛(wèi)星導(dǎo)航系統(tǒng)的發(fā)展?fàn)顩r。目前，我國已經(jīng)成為GPS的使用大國，衛(wèi)星導(dǎo)航產(chǎn)業(yè)鏈也已基本形成。然而，我們對GPS核心技術(shù)(即如何捕獲衛(wèi)星信號并保持對信號的跟蹤)的研究還不夠深入，我國GPS產(chǎn)品的核心部分多數(shù)還是靠進(jìn)口。因此，對GPS核心技術(shù)的研究是非常緊迫的。 本文首先介紹了GPS的定位原理，之后闡述了GPS接收機(jī)的基本原理一直接擴(kuò)頻通信和GPS信號的結(jié)構(gòu)與特性。從這些方面出發(fā)研究接收機(jī)基帶處理器的捕獲與跟蹤設(shè)計方案。 設(shè)計過程中，先詳細(xì)分析了滑動相關(guān)的捕獲算法和基于FFT的快速捕獲算法，并利用matlab進(jìn)行了驗證。由于前者靈活性好且可捕獲到高精度的碼相位和載波頻率，適合于本文的硬件接收機(jī)，所以本文確定了滑動相關(guān)的捕獲方案。 接著分析了跟蹤環(huán)路的特點(diǎn)，跟蹤模塊采用碼跟蹤環(huán)和載波跟蹤環(huán)耦合的方法實現(xiàn)。由于GPS系統(tǒng)通常工作在非常低的信噪比環(huán)境中，而非相干環(huán)在低信噪比下環(huán)路跟蹤性能較好，所以碼跟蹤環(huán)采用非相干(DDLL)環(huán)實現(xiàn)。這種跟蹤環(huán)路采用的鑒相器是能量鑒相器，對數(shù)據(jù)的調(diào)制和載波相位都不敏感，鑒相器不會產(chǎn)生不確定量。由于輸入信號存在180°相位翻轉(zhuǎn)，而COSTAS鎖相環(huán)允許數(shù)據(jù)調(diào)制，對I支路和Q支路信號的180°相位翻轉(zhuǎn)不敏感，所以載波跟蹤環(huán)采用COSTAS鎖相環(huán)實現(xiàn)。上述算法在matlab環(huán)境下得到了驗證。 基帶處理器電路的主要模塊在Quartus II8.0開發(fā)平臺上利用VHDL硬件描述語言實現(xiàn)。然后利用EDA仿真工具M(jìn)odelSim-Altera6.1g進(jìn)行了邏輯仿真。本設(shè)計滿足系統(tǒng)功能和性能的要求，可以直接用于實時GPS接收機(jī)系統(tǒng)的設(shè)計中，為自主設(shè)計GPS接收機(jī)奠定了基礎(chǔ)。 最后，由于在弱電磁環(huán)境下，捕獲失鎖后32PPS信號會丟失。所以設(shè)計了一個能授時和守時的算法去得到與GPS時同步的精確授時秒信號。并且實現(xiàn)了這個算法。
上傳時間： 2013-04-24
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現(xiàn)代的計算機(jī)追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無論從物理性能，還是從電氣性能來看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c(diǎn)，得到各行業(yè)越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設(shè)計的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實現(xiàn)SATAⅡ協(xié)議，對SATA技術(shù)的推廣、國內(nèi)邏輯IP核的發(fā)展都有一定的意義。 本文將SATAⅡ協(xié)議的FPGA實現(xiàn)劃分成物理層、鏈路層、傳輸層和應(yīng)用層四個模塊。提出了物理層串行收/發(fā)器設(shè)計以及物理鏈路初始化方案。分析了鏈路層模塊結(jié)構(gòu)，給出了作為SATAⅡ鏈路層核心的狀態(tài)機(jī)的設(shè)計。為滿足SATAⅡ協(xié)議3．0Gbps的速率，采用擴(kuò)大數(shù)據(jù)處理位寬的方法，設(shè)計完成了鏈路層的16b/20b編碼模塊，同時為提高數(shù)據(jù)傳輸可靠性和信號的穩(wěn)定性，分別實現(xiàn)了鏈路層CRC校驗?zāi)K和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結(jié)構(gòu)的基礎(chǔ)上，給出了作為傳輸層核心的狀態(tài)機(jī)的設(shè)計，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協(xié)議狀態(tài)機(jī)的設(shè)計，并實現(xiàn)了SATAⅡ新增功能NCQ技術(shù)，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設(shè)計應(yīng)用更加廣泛，設(shè)計了基于AHB總線的用戶接口。 本設(shè)計采用Verilog HDL語言對需要實現(xiàn)的電路進(jìn)行描述，并使用Modelsim軟件仿真。仿真結(jié)果表明，本文設(shè)計的邏輯電路可靠穩(wěn)定，與SATAⅡ協(xié)議定義功能一致。
上傳時間： 2013-06-16
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這是我們的電路分析課件，希望能幫到正在學(xué)將要學(xué)想要學(xué)這門課的同志們
標(biāo)簽： 電路分析基礎(chǔ)
上傳時間： 2013-06-10
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圖像顯示器是人類接受外部信息的重要手段之一。而立體顯示則能再現(xiàn)場景的三維信息，提供場景更為全面、詳實的信息，在醫(yī)學(xué)、軍事、娛樂具有廣泛的應(yīng)用前景。而現(xiàn)有的3D立體顯示設(shè)備價格都比較貴，基于此，本人研究了基于SDRAM存儲器和FPGA處理器的3D頭盔顯示設(shè)備并且設(shè)計出硬件和軟件系統(tǒng)。該系統(tǒng)圖像效果好，并且價格成本便宜，從而具有更大的實用性。本文完成的主要工作有三點(diǎn)： 1.設(shè)計了基于FPGA處理器和SDRAM存儲器的3D頭盔顯示器。該方案有別于現(xiàn)有的基于MCU、DSP和其它處理芯片的方案。本方案能通過線性插值算法把1024×768的分辨率變成800×600的分辨率，并能實現(xiàn)120HZ圖像刷新率，采用SDRAM作為高速存儲器，并且采用乒乓操作，有別于其它的開關(guān)左右眼視頻實現(xiàn)立體圖像。在本方案中每時每刻都是左右眼視頻同時輸出，使得使用者感覺不到視頻圖像有任何閃爍，減輕眼睛疲勞。本方案還實現(xiàn)了圖像對比對度調(diào)節(jié)，液晶前照光調(diào)節(jié)(調(diào)節(jié)輸出脈沖的占空比)，立體圖像源自動識別，還有人性化的操作界面(OSD)功能。 2.完成了該系統(tǒng)的硬件平臺設(shè)計和軟件設(shè)計。從便攜性角度考慮，盡量減小PCB板面積，給出了它們詳細(xì)的硬件設(shè)計電路圖。完成了FPGA系統(tǒng)的設(shè)計，包括系統(tǒng)整體分析，各個模塊的實現(xiàn)原理和具體實現(xiàn)的方法。完成了單片機(jī)對AD9883的配置設(shè)計。 3.完成了本方案的各項測試和調(diào)試工作，主要包括：數(shù)據(jù)采集部分測試、數(shù)據(jù)存儲部分測試、FPGA器件工作狀態(tài)測試、以電腦顯示器作為顯示器的聯(lián)機(jī)調(diào)試和以HX7015A作為顯示器的聯(lián)機(jī)調(diào)試，并且最終調(diào)試通過，各項功能都滿足預(yù)期設(shè)計的要求。實驗和分析結(jié)果論證了系統(tǒng)設(shè)計的合理性和使用價值。 本文的研究與實現(xiàn)工作通過實驗和分析得到了驗證。結(jié)果表明，本文提出的由FPGA和SDRAM組成的3D頭盔顯示系統(tǒng)完全可以實現(xiàn)高質(zhì)量的立體視覺效果，從而可以將該廉價的3D頭盔顯示系統(tǒng)用于我國現(xiàn)代化建設(shè)中所需要的領(lǐng)域。
上傳時間： 2013-07-16
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當(dāng)今，移動通信正處于向第四代通信系統(tǒng)發(fā)展的階段，OFDM技術(shù)作為第四代數(shù)字移動通信(4G)系統(tǒng)的關(guān)鍵技術(shù)之一，被包括LTE在內(nèi)的眾多準(zhǔn)4G協(xié)議所采用。IDFT/DFT作為OFDM系統(tǒng)中的關(guān)鍵功能模塊，其精度對基帶解調(diào)性能產(chǎn)生著重大的影響，尤其對LTE上行所采用的SC_FDMA更是如此。為了使定點(diǎn)化IDFT/DFT達(dá)到較好的性能，本文采用數(shù)字自動增益控制(DAGC)技術(shù)，以解決過大輸入信號動態(tài)范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先，本文簡單介紹了較為成熟的AAGC(模擬AGC)技術(shù)，并重點(diǎn)關(guān)注近年來為了改善其性能而興起的數(shù)字化AGC技術(shù)，它們主要用于壓縮ADC輸入動態(tài)范圍以防止其飽和。針對基帶處理中具有累加特性的定點(diǎn)化IDFT/DFT技術(shù)，進(jìn)一步分析了AAGC技術(shù)和基帶DAGC在實施對象，實現(xiàn)方法等上的異同點(diǎn)，指出了基帶DAGC的必要性。 其次，根據(jù)LTE協(xié)議，搭建了從調(diào)制到解調(diào)的基帶PUSCH處理鏈路，并針對基于DFT的信道估計方法的缺點(diǎn)，使用簡單的兩點(diǎn)替換實現(xiàn)了優(yōu)化，通過高斯信道下的MATLAB仿真，證明其可以達(dá)到理想效果。仿真結(jié)果還表明，在不考慮同步問題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進(jìn)行調(diào)制，也能達(dá)到在SNR高于17dB時，硬判譯碼結(jié)果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎(chǔ)上，通過理論分析和MATLAB仿真，證明了包括時域和頻域DAGC在內(nèi)的基帶DAGC具有穩(wěn)定接收鏈路解調(diào)性能的作用。同時，通過對幾種DAGC算法的比較后，得到的一套適用于實現(xiàn)的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統(tǒng)基帶解調(diào)的要求。針對時域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進(jìn)行基帶DAGC算法的實現(xiàn)。 最后，本文對選定的基帶DAGC算法進(jìn)行了FPGA設(shè)計，仿真、綜合和上板結(jié)果說明，時域和頻域DAGC實現(xiàn)方法占用資源較少，容易進(jìn)行集成，能夠達(dá)到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個IQ數(shù)據(jù)，使之滿足基帶解調(diào)性能。
上傳時間： 2013-05-17
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并行總線PATA從設(shè)計至今已快20年歷史，如今它的缺陷已經(jīng)嚴(yán)重阻礙了系統(tǒng)性能的進(jìn)一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點(diǎn)對點(diǎn)方式進(jìn)行數(shù)據(jù)傳輸，內(nèi)置數(shù)據(jù)/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領(lǐng)域廣泛應(yīng)用，但國內(nèi)尚無獨(dú)立研發(fā)的面向FPGA的SATAIP CORE，在這樣的條件下設(shè)計面向FPGA應(yīng)用的SATA IP CORE具有重要的意義。 本論文對協(xié)議進(jìn)行了詳細(xì)的分析，建立了SATA IP CORE的層次結(jié)構(gòu)，將設(shè)備端SATA IP CORE劃分成應(yīng)用層、傳輸層、鏈路層和物理層；介紹了實現(xiàn)該IPCORE所選擇的開發(fā)工具、開發(fā)語言和所選用的芯片；在此基礎(chǔ)上著重闡述協(xié)議IP CORE的設(shè)計，并對各個部分的設(shè)計予以分別闡述，并編碼實現(xiàn)；最后進(jìn)行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現(xiàn)了1.5Gbps的串行傳輸鏈路；設(shè)計滿足協(xié)議需求、適合FPGA設(shè)計的并行結(jié)構(gòu)，實現(xiàn)了多狀態(tài)機(jī)的協(xié)同工作：在高速設(shè)計中，使用了流水線方法進(jìn)行并行設(shè)計，以提高速度，考慮到系統(tǒng)不同部分復(fù)雜度的不同，設(shè)計采用部分流水線結(jié)構(gòu)；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進(jìn)行片上調(diào)試與測試，使得調(diào)試工作方便快捷、測試數(shù)據(jù)準(zhǔn)確；嚴(yán)格按照SATA1.0a協(xié)議實現(xiàn)了SATA設(shè)備端IP CORE的設(shè)計。 最終測試數(shù)據(jù)表明，本論文設(shè)計的基于FPGA的SATA IP CORE滿足協(xié)議需求。設(shè)計中的SATA IP CORE具有使用方便、集成度高、成本低等優(yōu)點(diǎn)，在固態(tài)電子硬盤SSD(Solid-State Disk)開發(fā)中應(yīng)用本設(shè)計，將使開發(fā)變得方便快捷，更能夠適應(yīng)市場需求。
上傳時間： 2013-06-21
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