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NC-Verilog

flash接口控制器的VHDL以及verilog源代碼和Testbench程序

flash接口控制器的VHDL以及verilog源代碼和Testbench程序

標(biāo)簽： Testbench verilog flash VHDL

上傳時(shí)間： 2013-12-26

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Verilog 語(yǔ)法速查手冊(cè)

Verilog 語(yǔ)法速查手冊(cè)，做成了一個(gè)頁(yè)面形式，方便Verilog開(kāi)發(fā)人員查詢！

標(biāo)簽： Verilog 速查手冊(cè)

上傳時(shí)間： 2014-01-10

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verilog實(shí)現(xiàn)ALU的源代碼

verilog實(shí)現(xiàn)ALU的源代碼，并提供了一個(gè)詳細(xì)的測(cè)試平臺(tái)！

標(biāo)簽： verilog ALU 源代碼

上傳時(shí)間： 2015-03-23

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Verilog&Vhdl混語(yǔ)言對(duì)SDRAM的控制源代碼

Verilog&Vhdl混語(yǔ)言對(duì)SDRAM的控制源代碼，提供了很好的例子，頂層文件為sdrm.v！

標(biāo)簽： Verilog SDRAM Vhdl 語(yǔ)言

上傳時(shí)間： 2015-03-23

上傳用戶：黑漆漆
verilog hdl教程135例:verilog hdl語(yǔ)言類似于C語(yǔ)言

verilog hdl教程135例:verilog hdl語(yǔ)言類似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，3-6章

標(biāo)簽： verilog hdl 135 C語(yǔ)言

上傳時(shí)間： 2013-12-12

上傳用戶：rocketrevenge
verilog hdl教程135例:verilog hdl語(yǔ)言類似于C語(yǔ)言

verilog hdl教程135例:verilog hdl語(yǔ)言類似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，7-8章

標(biāo)簽： verilog hdl 135 C語(yǔ)言

上傳時(shí)間： 2013-12-09

上傳用戶：cuiyashuo
verilog hdl教程135例:verilog hdl語(yǔ)言類似于C語(yǔ)言

verilog hdl教程135例:verilog hdl語(yǔ)言類似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，9-10章

標(biāo)簽： verilog hdl 135 C語(yǔ)言

上傳時(shí)間： 2013-12-26

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verilog hdl教程135例:verilog hdl語(yǔ)言類似于C語(yǔ)言

verilog hdl教程135例:verilog hdl語(yǔ)言類似于C語(yǔ)言，便于學(xué)習(xí)。本文檔帶有源代碼，11-12章

標(biāo)簽： verilog hdl 135 C語(yǔ)言

上傳時(shí)間： 2015-03-24

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這是一個(gè)Verilog HDL編寫的RISC cpu的程序

這是一個(gè)Verilog HDL編寫的RISC cpu的程序，該程序共10個(gè)子程序，實(shí)現(xiàn)了簡(jiǎn)單的RISC cpu，可供初學(xué)者參考，學(xué)習(xí)硬件描述語(yǔ)言，及設(shè)計(jì)方法。該程序通過(guò)了modelsim仿真驗(yàn)證。

標(biāo)簽： Verilog RISC HDL cpu

上傳時(shí)間： 2015-03-26

上傳用戶：qiao8960
減1計(jì)數(shù)器一、設(shè)計(jì)要求用Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。要求計(jì)數(shù)器具有異步置位/復(fù)位功能

減1計(jì)數(shù)器一、設(shè)計(jì)要求用Verilog HDL語(yǔ)言設(shè)計(jì)一個(gè)計(jì)數(shù)器。要求計(jì)數(shù)器具有異步置位/復(fù)位功能，可以進(jìn)行自增和自減計(jì)數(shù)，其計(jì)數(shù)周期為2^N（N為二進(jìn)制位數(shù)）。二、設(shè)計(jì)原理輸入/輸出說(shuō)明： d：異步置數(shù)數(shù)據(jù)輸入； q：當(dāng)前計(jì)數(shù)器數(shù)據(jù)輸出； clock：時(shí)鐘脈沖； count_en：計(jì)數(shù)器計(jì)數(shù)使能控制（1：計(jì)數(shù)/0：停止計(jì)數(shù)）； updown：計(jì)數(shù)器進(jìn)行自加/自減運(yùn)算控制（1：自加/0：自減）； load_d

標(biāo)簽： Verilog 計(jì)數(shù)器 HDL 減

上傳時(shí)間： 2015-03-28

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