本文以研究嵌入式微處理器為主，自主地設(shè)計(jì)了能夠運(yùn)行MCS-51系列單片機(jī)指令的MCU系統(tǒng)。系統(tǒng)采用了VHDL 語言與原理框圖的綜合設(shè)計(jì)方法，并且在Altera公司的FPGA上通過驗(yàn)證。論文深入地研究了微處理器的指令系統(tǒng)和數(shù)據(jù)地址通路，采用VHDL 語言完成了取指單元，指令譯碼器單元，存儲器單元和邏輯運(yùn)算單元的電路模塊的設(shè)計(jì)與實(shí)現(xiàn)；研究了控制單元的實(shí)現(xiàn)方法和基于全局狀態(tài)機(jī)的設(shè)計(jì)理論，采用硬件描述語言完成了對各個控制線的相關(guān)設(shè)計(jì)與實(shí)現(xiàn)。論文通過原理示意圖和示例代碼的演示，著重介紹了指令譯碼器的實(shí)現(xiàn)方式，基于此種方式形成的譯碼電路還能夠?qū)崿F(xiàn)更為復(fù)雜的CISC指令。 本系統(tǒng)采用分模塊的設(shè)計(jì)方式，把具有相同功能的邏輯電路集中到一個框圖里，使得系統(tǒng)的可移植性大大地提高。系統(tǒng)還采用層次框圖的設(shè)計(jì)方式，把明顯地具有主從關(guān)系的電路放在不同的層次里，這也使得系統(tǒng)模塊功能的可擴(kuò)展性大大地增強(qiáng)。內(nèi)部邏輯共分為數(shù)據(jù)存儲器模塊；程序存儲器模塊；時序控制模塊；特殊功能寄存器模塊和Core核心模塊這五個部分，文中對各個模塊的設(shè)計(jì)作了詳細(xì)的介紹。本文在最后對已實(shí)現(xiàn)的部分典型指令進(jìn)行了邏輯仿真測試，測試結(jié)果表明，本文所設(shè)計(jì)的MCU系統(tǒng)能夠如預(yù)期地執(zhí)行相應(yīng)的指令。在指令執(zhí)行的過程中，相應(yīng)寄存器和總線上的值也均符合設(shè)計(jì)要求，實(shí)現(xiàn)了設(shè)計(jì)目標(biāo)。
標(biāo)簽： FPGA VHDL MCS 51
上傳時間： 2013-06-05
上傳用戶：金宜
本文對嵌入硬核的FPGA布線通道寬度分布和改進(jìn)FPGA布局算法進(jìn)行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構(gòu)，其布線通道寬度分布函數(shù)分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺適用于具有嵌入硬核的FPGA架構(gòu)，利用MCNC基準(zhǔn)電路來測試這四種架構(gòu)的性能。實(shí)驗(yàn)結(jié)果表明：在以網(wǎng)線平均長度作為指標(biāo)的測試中，通道寬度均勻分布的架構(gòu)具有更短的布線長度、更優(yōu)的性能。
標(biāo)簽： FPGA 低功耗 布局布線 法的研究
上傳時間： 2013-06-27
上傳用戶：xsnjzljj
altera的FFT IP核的用戶手冊，介紹了如何使用ALTERA IP核生成FFT核，如何設(shè)置參數(shù)并講述了如何仿真，適用于通信方面的FPGA設(shè)計(jì)工程師，學(xué)生
標(biāo)簽： altera FFT IP核 用戶手冊
上傳時間： 2013-04-24
上傳用戶：wanqunsheng
關(guān)于xilinx的fpga設(shè)計(jì)，華為公司內(nèi)部資料，不是隨便可以看的到得。
標(biāo)簽： xilinx fpga
上傳時間： 2013-08-05
上傳用戶：wanglf7409
用CPU配置Altera公司的FPGA，簡單明了，通俗易懂。
標(biāo)簽： Altera FPGA CPU
上傳時間： 2013-08-06
上傳用戶：cjl42111
是一些很好的FPGA設(shè)計(jì)實(shí)例，對初學(xué)者很好，我就是學(xué)這個入門的
標(biāo)簽： FPGA 設(shè)計(jì)實(shí)例
上傳用戶：zhangchu0807
FFT處理器的FPGA設(shè)計(jì)方法，適合做信號處理的技術(shù)人員參考，用FPGA實(shí)現(xiàn)
標(biāo)簽： FPGA FFT 處理器 設(shè)計(jì)方法
上傳用戶：bensonlly
16X2液晶顯示屏的FPGA顯示驅(qū)動設(shè)計(jì)。
標(biāo)簽： 16X2 FPGA 液晶顯示屏 顯示驅(qū)動
上傳時間： 2013-08-08
上傳用戶：gououo
電子設(shè)計(jì)大賽作品_音頻信號分析儀的FPGA源碼(一等獎)
標(biāo)簽： FPGA 電子設(shè)計(jì)大賽 源碼 音頻信號分析儀
上傳用戶：haohaoxuexi
華為內(nèi)部的FPGA設(shè)計(jì)培訓(xùn)教程，詳細(xì)闡述了設(shè)計(jì)流程圖、Verilog HDL設(shè)計(jì)、邏輯仿真、邏輯綜合。對大家的學(xué)習(xí)一定有幫助的。
標(biāo)簽： FPGA 華為 培訓(xùn)教程
上傳用戶：q123321
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
