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標(biāo)簽： USB_driver USB 2.0
上傳時(shí)間： 2013-12-29
上傳用戶(hù)：xauthu
內(nèi)有一PCI 主 和PCI從，PCI TARGET 都是公開(kāi)代碼的，是工程文件，有仿真工程，使用說(shuō)明。覺(jué)得好的就推薦一下。 本PCI_HOST目前支持： 1、 對(duì)目標(biāo)PCI_T進(jìn)行配置； 2、 對(duì)目標(biāo)進(jìn)行單周期讀寫(xiě)； 3、 可以工作在33MHZ和66MHZ 4、 支持目標(biāo)跟不上時(shí)插入最長(zhǎng)10時(shí)鐘的等待。 ALTERA的PCI竟然收費(fèi)的！！！軟件里面調(diào)試仿真了半天，終于調(diào)通了，到了下載就突然彈出窗口說(shuō)包含了有限制的IP CORE，是限制使用的
標(biāo)簽： PCI
上傳時(shí)間： 2013-12-04
上傳用戶(hù)：電子世界
xilinx BlockRAM 級(jí)聯(lián)，利用Xilinx原語(yǔ)（非IP Core），更大靈活性
標(biāo)簽： BlockRAM xilinx 級(jí)聯(lián)
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：zxc23456789
Here an embedded System-on-Chip is build, in an Xilinx Spartan-3 FPGA with Microblaze as the processor.A PLB core System is made with the VGA IP core attached to it. The software written for the MicroBlaze processor specifies the object, the color and the movement of the display. The functionality of the module is verified by implementation on Spartan 3.
標(biāo)簽： System-on-Chip Microblaze embedded Spartan
上傳時(shí)間： 2013-12-20
上傳用戶(hù)：上善若水
DDR3_FIFO代碼及設(shè)計(jì)文檔將DDR3封裝成fifo，使用MIG ip core進(jìn)行DDR3的讀寫(xiě)操作，外部看是一個(gè)fifo接口，內(nèi)部使用ip core，有詳細(xì)的設(shè)計(jì)文檔和代碼能有查看。本代碼在VIVADO平臺(tái)上仿真并進(jìn)行測(cè)試。
上傳時(shí)間： 2022-06-09
上傳用戶(hù)：
1.深入研究PCIe和千兆以太網(wǎng)，了解PCIe和千兆以太網(wǎng)的技術(shù)優(yōu)勢(shì)，具體分析PCle和千兆以太網(wǎng)的傳輸協(xié)議，詳細(xì)說(shuō)明PCleTLP數(shù)據(jù)包格式和以太網(wǎng)標(biāo)2.完成PCIe DMA數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)。設(shè)計(jì)方案主要包括兩大部分，分別是FPGA端Verilog邏輯模塊開(kāi)發(fā)以及PC端的驅(qū)動(dòng)和C應(yīng)用程序開(kāi)發(fā)。FPGA端基于PCle IP Core完成了發(fā)送接收引擎模塊、寄存器讀寫(xiě)控制模塊和FIFO讀寫(xiě)控制模塊的設(shè)計(jì)。定義了相應(yīng)模塊的接口，并分析了數(shù)據(jù)傳輸?shù)臅r(shí)序。PC端采用WinDriver進(jìn)行PCle的驅(qū)動(dòng)開(kāi)發(fā)，并根據(jù)WinDriver提供的驅(qū)動(dòng)API函數(shù)完成C應(yīng)用程序的設(shè)計(jì)。3.完成千兆以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)設(shè)計(jì)。設(shè)計(jì)方案也主要包括兩大部分，分別是FPGA端Verilog邏輯模塊開(kāi)發(fā)以及PC端Winpcap應(yīng)用程序開(kāi)發(fā)。FPGA端基于嵌入式三態(tài)以太網(wǎng)MACIPCore，設(shè)計(jì)了發(fā)送接收引擎模塊、FIFO讀寫(xiě)控制模塊和物理接口模塊。定義了相應(yīng)模塊的接口，并分析了數(shù)據(jù)傳輸經(jīng)過(guò)Locallink接口和Client用戶(hù)接口上的傳輸時(shí)序。PC端采用Winpcap提供的網(wǎng)絡(luò)編程完成了C應(yīng)用程序的設(shè)計(jì)，實(shí)現(xiàn)了捕獲FPGA端發(fā)送的數(shù)據(jù)包以及發(fā)送原始數(shù)據(jù)包至FPGA端的功能。4.PCIe DMA數(shù)據(jù)傳輸系統(tǒng)和千兆以太網(wǎng)數(shù)據(jù)傳輸系統(tǒng)在Xilinx ML507開(kāi)發(fā)板上進(jìn)行了性能測(cè)試。記錄FPGA與PC間進(jìn)行讀寫(xiě)測(cè)試的結(jié)果，驗(yàn)證這兩個(gè)系統(tǒng)的可用性和穩(wěn)定性，最后分析了影響系統(tǒng)傳輸速率的原因以及系統(tǒng)目前仍存在的不足。
標(biāo)簽： fpga pc pcie 以太網(wǎng) 通信
上傳時(shí)間： 2022-07-11
上傳用戶(hù)：xsr1983
正交頻分復(fù)用（OFDM，Orthogonal Frequency Division Multiplexing）是當(dāng)前一種非常熱門(mén)的通信技術(shù)。它即可以被看作是一種調(diào)制技術(shù)，也可以被看作是一種復(fù)用技術(shù)。由于它具有抗多徑衰落和頻譜利用率高的特點(diǎn)，因此被廣泛應(yīng)用于高速數(shù)字通信領(lǐng)域，比如應(yīng)用于IEEE 802.11a無(wú)線(xiàn)局域網(wǎng)（WLAN）的物理層等等。我的畢業(yè)設(shè)計(jì)的核心任務(wù)是：采用FPGA來(lái)實(shí)現(xiàn)一個(gè)基于OFDM技術(shù)的通信系統(tǒng)中的基帶數(shù)據(jù)處理部分，即調(diào)制解調(diào)器。其中發(fā)射部分的調(diào)制器包括：信道編碼（Reed-Solomon編碼），交織，星座映射，F(xiàn)FT和插入循環(huán)前綴等模塊。我另外制作了相應(yīng)的解調(diào)器，可以實(shí)現(xiàn)上述功能的逆變換。另外，我還對(duì)OFDM技術(shù)，IEEE 802.11a的標(biāo)準(zhǔn)文獻(xiàn)，基于Simulink的OFDM模型和仿真，ALTERA公司的技術(shù)和IP Core的使用等方面進(jìn)行了研究。這些在文章中都有體現(xiàn)。
標(biāo)簽： 畢業(yè)設(shè)計(jì) 論文 通信系統(tǒng)
上傳時(shí)間： 2022-07-29
上傳用戶(hù)：
The Free IP Project VHDL Free-RAM Core
標(biāo)簽： Free-RAM Project Free Core
上傳時(shí)間： 2016-12-19
上傳用戶(hù)：xinzhch
I2C core,經(jīng)過(guò)驗(yàn)證可以在SOPC上運(yùn)行的IP核
上傳時(shí)間： 2017-01-27
上傳用戶(hù)：zq70996813
uart_regs core目錄下為Altera的IP宏功能模塊
標(biāo)簽： uart_regs Altera core 目錄
上傳時(shí)間： 2014-10-13
上傳用戶(hù)：wangyi39
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