Cypress - EZ-USB FX2LP™ USB Microcontroller HIgh-speed USB Peripheral Controller
標(biāo)簽： Microcontroller Controller HIgh-speed Peripheral
上傳時間： 2017-08-15
上傳用戶：ippler8
Supplemental information for a HIgh-speed serial bus that integrates well with most IEEE standard 32-bit and 64-bit parallel buses is specified. It is intended to extend the usefulness of a low-cost interconnect between external peripherals, IEEE Std 1394-1995. This standard follows the ISO/IEC 13213:1994 Command and Status Register (CSR) architecture.
標(biāo)簽： Supplemental information HIgh-speed integrates
上傳時間： 2014-03-07
上傳用戶：jjj0202
HIGH SPeed serdes designs and connectors and simulation models simulations used in signal Integrity and also has practical evaluation aof all connectors
上傳時間： 2015-04-09
上傳用戶：1234wei
AM26C31CLow Power, I CC = 100 ƒ ⊂ A Typ Operate From a Single 5-V Supply High Speed, t PLH = t PHL = 7 ns Typ Low Pulse Distortion, t sk(p) = 0.5 ns Typ High Output Impedance in Power-Off Conditions Improved Replacement for AM26LS31
標(biāo)簽： Operate Single Supply Power
上傳時間： 2014-01-20
上傳用戶：gtzj
eSP268 is a USB 2.0 HIgh-speed (HS) and Full-speed (FS) compatible PC cameracontro
標(biāo)簽： Controller Camera Bridge eSP
上傳時間： 2013-06-06
上傳用戶：ice_qi
cadence allegro constraint manager high speed
上傳時間： 2013-07-21
上傳用戶：ccsdebug
JPEG2000是由ISO/ITU-T組織下的IEC JTC1/SC29/WG1小組制定的下一代靜止圖像壓縮標(biāo)準(zhǔn).與JPEG(Joint Photographic Experts Group)相比,JPEG2000能夠提供更好的數(shù)據(jù)壓縮比,并且提供了一些JPEG所不具有的功能[1].JPEG2000具有的多種特性使得它具有廣泛的應(yīng)用前景.但是,JPEG2000是一個復(fù)雜編碼系統(tǒng),目前為止的軟件實現(xiàn)方案的執(zhí)行時間和所需的存儲量較大,若想將JPEG2000應(yīng)用于實際中,有著較大的困難,而用硬件電路實現(xiàn)JPEG2000或者其中的某些模塊,必然能夠減少JPEG200的執(zhí)行時間,因而具有重要的意義.本文首先簡單介紹了JPEG2000這一新的靜止圖像壓縮標(biāo)準(zhǔn),然后對算術(shù)編碼的原理及實現(xiàn)算法進(jìn)行了深入的研究,并重點(diǎn)探討了JPEG2000中算術(shù)編碼的硬件實現(xiàn)問題,給出了一種硬件最優(yōu)化的算術(shù)編碼實現(xiàn)方案.最后使用硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language,VHDL)在寄存器傳輸級(Register Transfer Level,RTL描述了該硬件最優(yōu)化的算術(shù)編碼實現(xiàn)方案,并以Altera 20K200E FPGA為基礎(chǔ),在Active-HDL環(huán)境中進(jìn)行了功能仿真,在Quartus Ⅱ集成開發(fā)環(huán)境下完成了綜合以及后仿真,綜合得到的最高工作時鐘頻率達(dá)45.81MHz.在相同的輸入條件下,輸出結(jié)果表明,本文設(shè)計的硬件算術(shù)編碼器與實現(xiàn)JPEG2000的軟件:Jasper[2]中的算術(shù)編碼模塊相比,處理時間縮短了30﹪左右.因而本文的研究對于JPEG2000應(yīng)用于數(shù)字監(jiān)控系統(tǒng)等實際應(yīng)用有著重要的意義.
標(biāo)簽： JPEG 2000 FPGA 算術(shù)編碼
上傳時間： 2013-05-16
上傳用戶：671145514
80C51 8-bit microcontroller family 4K/128 OTP/ROM/ROMless low voltage 2.7V.5.5V, low power, high speed 33 MHz
上傳時間： 2013-04-24
上傳用戶：qweqweqwe
數(shù)字射頻存儲器(Digital Radio FreqlJencyr：Memory DRFM)具有對射頻信號和微波信號的存儲、處理及傳輸能力，已成為現(xiàn)代雷達(dá)系統(tǒng)的重要部件。現(xiàn)代雷達(dá)普遍采用了諸如脈沖壓縮、相位編碼等更為復(fù)雜的信號處理技術(shù)，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應(yīng)用于電子對抗領(lǐng)域作為射頻頻率源。目前，國內(nèi)外對DRFM技術(shù)的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲容量等方面，還不能滿足現(xiàn)代雷達(dá)信號處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實現(xiàn)的設(shè)計方法，給出了基于現(xiàn)場可編程門陣列(Field Programmable Gate Array FPGA)實現(xiàn)的幅度量化DRFM設(shè)計方案。本方案的采樣率為1 GHz、采樣精度12位，具體實現(xiàn)是采用4個采樣率為250 MHz的ADC并行交替等效時間采樣以達(dá)到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進(jìn)行相干檢波，用于保存信號復(fù)包絡(luò)的所有信息。利用FPGA器件實現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實現(xiàn)了DRFM電路的FPGA設(shè)計和功能仿真、時序分析。方案中采用了大量的低壓差分信號(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統(tǒng)的功耗，提高了系統(tǒng)工作的可靠性。本文最后對采用的數(shù)字信號處理算法進(jìn)行了仿真，仿真結(jié)果證明了設(shè)計方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲器的DRFM相比，具有更高的性能指標(biāo)和優(yōu)越性。
上傳時間： 2013-06-01
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簡單的高速接口，F(xiàn)PGA和高速AD的接口編程-Simple HIgh-speed
上傳時間： 2013-08-01
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