Altera FPGA配置的特殊管腳說明。
標(biāo)簽： Altera FPGA 管腳
上傳時(shí)間： 2013-08-27
上傳用戶：hfnishi
FPGA輸出數(shù)據(jù)的時(shí)頻域分析GUI界面，\r\n可觀察信號(hào)的時(shí)域頻域波形，星座圖眼圖等特性
標(biāo)簽： FPGA GUI 輸出數(shù)據(jù) 頻域分析
上傳用戶：ommshaggar
文檔是關(guān)于自適應(yīng)信號(hào)處理算法研究及FPGA實(shí)現(xiàn)的文章，
標(biāo)簽： FPGA 文檔 信號(hào)處理 算法研究
上傳用戶：Maple
基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)，對(duì)新入門的兄弟很有啟發(fā)的。
標(biāo)簽： FPGA 嵌入式系統(tǒng)設(shè)計(jì)
上傳用戶：thesk123
用FPGA實(shí)現(xiàn)任意波形發(fā)生器的源代碼，另外還包括FPGA實(shí)現(xiàn)UART，從而與MCU實(shí)現(xiàn)串行通信。
標(biāo)簽： FPGA 任意波形發(fā)生器 源代碼
上傳用戶：llwap
采用CPLD來培植ALTERA公司的CYCLONE系列FPGA，（AS，PS，F(xiàn)AS）可選
標(biāo)簽： CYCLONE ALTERA CPLD FPGA
上傳用戶：it男一枚
FPGA向SRAM中寫入數(shù)據(jù)，VHDL編程
標(biāo)簽： FPGA SRAM 數(shù)據(jù)
上傳時(shí)間： 2013-08-28
上傳用戶：zhliu007
fpga-jpeg-verilog在fpga平臺(tái)使用verilog語言進(jìn)行jpeg算法實(shí)現(xiàn)
標(biāo)簽： fpga-jpeg-verilog verilog fpga jpeg
上傳用戶：zoudejile
一本有關(guān)FPGA設(shè)計(jì)的經(jīng)驗(yàn)的匯總，教給大家分享，一本好書
標(biāo)簽： FPGA 經(jīng)驗(yàn)
上傳用戶：1142895891
真序擴(kuò)頻通信系統(tǒng)的SYSTEMVIEW信真及其FPGA實(shí)現(xiàn)發(fā)送端設(shè)計(jì)
標(biāo)簽： SYSTEMVIEW FPGA 發(fā)送
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