Xilinx FPGAs require at least two power supplies: VCCINTfor core circuitry and VCCO for I/O interface. For the latestXilinx FPGAs, including Virtex-II Pro, Virtex-II and Spartan-3, a third auxiliary supply, VCCAUX may be needed. Inmost cases, VCCAUX can share a power supply with VCCO.The core voltages, VCCINT, for most Xilinx FPGAs, rangefrom 1.2V to 2.5V. Some mature products have 3V, 3.3Vor 5V core voltages. Table 1 shows the core voltagerequirement for most of the FPGA device families. TypicalI/O voltages (VCCO) vary from 1.2V to 3.3V. The auxiliaryvoltage VCCAUX is 2.5V for Virtex-II Pro and Spartan-3, andis 3.3V for Virtex-II.
上傳時(shí)間： 2013-10-22
上傳用戶：liu999666
Xilinx Next Generation 28 nm FPGA Technology Overview Xilinx has chosen 28 nm high-κ metal gate (HKMG) highperformance,low-power process technology and combined it with a new unified ASMBL™ architecture to create a new generation of FPGAs that offer lower power and higher performance. These devices enable unprecedented levels of integration and bandwidth and provide system architects and designers a fully programmable alternative to ASSPs and ASICs.
上傳時(shí)間： 2014-12-28
上傳用戶：zhang97080564
WP409利用Xilinx FPGA打造出高端比特精度和周期精度浮點(diǎn)DSP算法實(shí)現(xiàn)方案： High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs
上傳時(shí)間： 2013-11-07
上傳用戶：defghi010
目前，大型設(shè)計(jì)一般推薦使用同步時(shí)序電路。同步時(shí)序電路基于時(shí)鐘觸發(fā)沿設(shè)計(jì)，對(duì)時(shí)鐘的周期、占空比、延時(shí)和抖動(dòng)提出了更高的要求。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPGA設(shè)計(jì)中采用全局時(shí)鐘資源驅(qū)動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲。 FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)，從而使全局時(shí)鐘到達(dá)芯片內(nèi)部的所有可配置單元(CLB)、I/O單元 (IOB)和選擇性塊RAM(Block Select RAM)的時(shí)延和抖動(dòng)都為最小。為了適應(yīng)復(fù)雜設(shè)計(jì)的需要，Xilinx的FPGA中集成的專用時(shí)鐘資源與數(shù)字延遲鎖相環(huán)(DLL)的數(shù)目不斷增加，最新的 Virtex II器件最多可以提供16個(gè)全局時(shí)鐘輸入端口和8個(gè)數(shù)字時(shí)鐘管理模塊(DCM)。與全局時(shí)鐘資源相關(guān)的原語(yǔ)常用的與全局時(shí)鐘資源相關(guān)的Xilinx器件原語(yǔ)包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL和DCM等，如圖1所示。
標(biāo)簽： Xilinx FPGA 全局時(shí)鐘資源
上傳時(shí)間： 2014-01-01
上傳用戶：maqianfeng
為了滿足超聲波探傷檢測(cè)的實(shí)時(shí)性需求，通過研究超聲波探傷的工作原理，提出了基于FPGA芯片的實(shí)時(shí)信號(hào)處理系統(tǒng)實(shí)現(xiàn)方案及硬件結(jié)構(gòu)設(shè)計(jì)，并根據(jù)FPGA邏輯結(jié)構(gòu)模型實(shí)現(xiàn)了軟件系統(tǒng)的模塊化設(shè)計(jì)。根據(jù)實(shí)驗(yàn)測(cè)試及統(tǒng)計(jì)數(shù)據(jù)得出，基于FPGA芯片的信號(hào)處理系統(tǒng)提高了探傷檢測(cè)的準(zhǔn)確性與穩(wěn)定性，滿足了探傷過程中B超顯示的實(shí)時(shí)性要求。
上傳時(shí)間： 2013-10-11
上傳用戶：909000580
Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”，概述 Texas Instruments EMIF。 ? 第 2 章“Virtex-II 系列或 Spartan-3 FPGA 到 EMIF 的設(shè)計(jì)”描述將 TI TMSC6000 EMIF 連接到 Virtex?-II 系列或 Spartan?-3 FPGA 的實(shí)現(xiàn)。 ? 第 3 章“Virtex-4 FPGA 到 EMIF 的設(shè)計(jì)” 描述將 TI TMS320C64x EMIF 連接到 Virtex-4 FPGA 的實(shí)現(xiàn)。 ? 第 4 章“參考設(shè)計(jì)” 提供參考設(shè)計(jì)的目錄結(jié)構(gòu)和參考設(shè)計(jì)文件的鏈接。 ? 附錄 A “Virtex-4 ISERDES 樣本代碼” 提供 Virtex-4 實(shí)現(xiàn)的樣本代碼列表。 ? 附錄 B “EMIF 寄存器域描述” 定義 TI DSP 寄存器域。 ? 附錄 C “相關(guān)參考文件” 提供相關(guān)文檔的鏈接
標(biāo)簽： Specification disclosing Xilinx EMIF
上傳時(shí)間： 2016-12-06
上傳用戶：litianchu
21世紀(jì)大學(xué)新型參考教材系列 集成電路B 荒井
上傳時(shí)間： 2013-04-15
上傳用戶：eeworm
家電維修(最基礎(chǔ)的教程B)1-20.Torrent
上傳時(shí)間： 2013-06-10
上傳用戶：eeworm
FPGA／CPLD設(shè)計(jì)工具——Xilinx ISE使用詳解
標(biāo)簽： Xilinx FPGA CPLD ISE
上傳時(shí)間： 2013-07-15
上傳用戶：eeworm
jk-b交通信號(hào)控制機(jī)原理圖
標(biāo)簽： jk-b 交通信號(hào) 控制機(jī) 原理圖
上傳時(shí)間： 2013-07-13
上傳用戶：eeworm
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
