Xilinx FPGAs require at least two power supplies: VCCINTfor core circuitry and VCCO for I/O interface. For the latestXilinx FPGAs, including Virtex-II Pro, Virtex-II and Spartan-3, a third auxiliary supply, VCCAUX may be needed. Inmost cases, VCCAUX can share a power supply with VCCO.The core voltages, VCCINT, for most Xilinx FPGAs, rangefrom 1.2V to 2.5V. Some mature products have 3V, 3.3Vor 5V core voltages. Table 1 shows the core voltagerequirement for most of the FPGA device families. TypicalI/O voltages (VCCO) vary from 1.2V to 3.3V. The auxiliaryvoltage VCCAUX is 2.5V for Virtex-II Pro and Spartan-3, andis 3.3V for Virtex-II.
上傳時間： 2013-10-22
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針對固定碼長Turbo碼適應性差的缺點，以LTE為應用背景，提出了一種幀長可配置的Turbo編譯碼器的FPGA實現方案。該設計可以依據具體的信道環境和速率要求調節信息幀長，平衡譯碼性能和系統時延。方案采用“自頂向下”的設計思想和“自底而上”的實現方法，對 Turbo編譯碼系統模塊化設計后優化統一，經時序仿真驗證后下載配置到Altera公司Stratix III系列的EP3SL150F1152C2N中。測試結果表明，系統運行穩健可靠，并具有良好的移植性；集成化一體設計，為LTE標準下Turbo碼 ASIC的開發提供了參考。
上傳時間： 2013-10-28
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摘要：本文簡要介紹了Xilinx最新的EDK9.1i和ISE9.1i等工具的設計使用流程，最終在采用65nm工藝級別的Xilinx Virtex-5 開發板ML505 上同時設計實現了支持TCP/IP 協議的10M/100M/1000M 的三態以太網和千兆光以太網的SOPC 系統,并對涉及的關鍵技術進行了說明。關鍵詞：FPGA；EDK；SOPC；嵌入式開發；EMAC；MicroBlaze 本研究采用業界最新的Xilinx 65ns工藝級別的Virtex-5LXT FPGA 高級開發平臺，滿足了對于建造具有更高性能、更高密度、更低功耗和更低成本的可編程片上系統的需求。Virtex-5以太網媒體接入控制器(EMAC)模塊提供了專用的以太網功能，它和10/100/1000Base-T外部物理層芯片或RocketIOGTP收發器、SelectIO技術相結合，能夠分別實現10M/100M/1000M的三態以太網和千兆光以太網的SOPC 系統。
上傳時間： 2013-10-14
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設計了一種基于FPGA純硬件方式實現方向濾波的指紋圖像增強算法。設計采用寄存器傳輸級（RTL）硬件描述語言（Verilog HDL），利用時分復用和流水線處理等技術，完成了方向濾波指紋圖像增強算法在FPGA上的實現。整個系統通過了Modelsim的仿真驗證并在Terasic公司的DE2平臺上完成了硬件測試。設計共消耗了3716個邏輯單元，最高處理速度可達92.93MHz。以50MHz頻率工作時，可在0.5s以內完成一幅256×256指紋圖像的增強處理。
上傳時間： 2013-10-12
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摘要: 串行傳輸技術具有更高的傳輸速率和更低的設計成本, 已成為業界首選, 被廣泛應用于高速通信領域。提出了一種新的高速串行傳輸接口的設計方案, 改進了Aurora 協議數據幀格式定義的弊端, 并采用高速串行收發器Rocket I/O, 實現數據率為2.5 Gbps的高速串行傳輸。關鍵詞: 高速串行傳輸; Rocket I/O; Aurora 協議 為促使FPGA 芯片與串行傳輸技術更好地結合以滿足市場需求, Xilinx 公司適時推出了內嵌高速串行收發器RocketI/O 的Virtex II Pro 系列FPGA 和可升級的小型鏈路層協議———Aurora 協議。Rocket I/O支持從622 Mbps 至3.125 Gbps的全雙工傳輸速率, 還具有8 B/10 B 編解碼、時鐘生成及恢復等功能, 可以理想地適用于芯片之間或背板的高速串行數據傳輸。Aurora 協議是為專有上層協議或行業標準的上層協議提供透明接口的第一款串行互連協議, 可用于高速線性通路之間的點到點串行數據傳輸, 同時其可擴展的帶寬, 為系統設計人員提供了所需要的靈活性[4]。但該協議幀格式的定義存在弊端,會導致系統資源的浪費。本文提出的設計方案可以改進Aurora 協議的固有缺陷,提高系統性能, 實現數據率為2.5 Gbps 的高速串行傳輸, 具有良好的可行性和廣闊的應用前景。
上傳時間： 2013-11-06
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摘 要:介紹了FPGA最新一代器件Virtex25上的高速串行收發器RocketIO。基于ML505開發平臺構建了一個高速串行數據傳輸系統,重點說明了該系統采用RocketIO實現1. 25Gbp s高速串行傳輸的設計方案。實現并驗證了采用FPGA完成千兆串行傳輸的功能目標,為后續采用FPGA實現各種高速協議奠定了良好的基礎。關鍵詞: FPGA;高速串行傳輸; RocketIO; GTP 在數字系統互連設計中,高速串行I/O技術取代傳統的并行I/O技術成為當前發展的趨勢。與傳統并行I/O技術相比,串行方案提供了更大的帶寬、更遠的距離、更低的成本和更高的擴展能力,克服了并行I/O設計存在的缺陷。在實際設計應用中,采用現場可編程門陣列( FPGA)實現高速串行接口是一種性價比較高的技術途徑。
上傳時間： 2013-11-22
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電話信令收發器CMX860在信息終端中的應用
上傳時間： 2013-10-19
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Turbo碼是一種低信噪比條件下也能達到優異糾錯性能的信道編碼。早期為了強調Turbo碼接近香農限的優異性能，研究的碼字長度非常大[1～2]，存在譯碼復雜度大、譯碼時延長等問題。突發數據通信以傳輸中小長度的數據報文業務為主，所以突發通信中的Turbo碼的碼長也是中等長度以下的。本文面向突發數據通信中的信道編碼應用，研究了短幀長Turbo碼編譯碼算法的FPGA實現。實現中采用了優化的編譯碼算法，以降低譯碼復雜度和譯碼延時。最后仿真和測試了Turbo譯碼器的糾錯性能和吞吐量。
上傳時間： 2013-12-09
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針對區域內多個小區普查的需求，對復雜環境下低信噪比WCDMA小區搜索進行了針對性改進，采用差分相干累積以及RS軟譯碼算法提高了低信噪比條件下WCDMA小區搜索性能并利用FPGA進行了工程實現，仿真計算和安捷倫E5515C的測試結果表明改進是有效的。
上傳時間： 2013-11-18
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編碼器倍頻、鑒相電路在FPGA中的實現
上傳時間： 2013-10-27
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