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FPGA 信號發(fā)生器

  • QPSK調制解調器的設計及FPGA實現

    QPSK調制具有頻譜利用率高、傳輸速率快、抗干擾性能強、頻譜特性好等突出特點,在移動通信、衛星通信中得到了廣泛應用。因此,基于FPGA的全數字QPSK調制解調的研究具有重要的意義。本文介紹了QPSK調制解調技術的現狀,對QPS...

    標簽: QPSK FPGA 調制解調器

    上傳時間: 2013-07-18

    上傳用戶:580231

  • QPSK中頻全數字解調器的設計與FPGA實現

    隨著數字信號處理技術和大規模集成電路的飛速發展以及軟件無線電技術的廣泛應用,中頻全數字解調技術得到了進一步的發展,在無線通信中得到了廣泛應用。論文簡要介紹了QPSK數字調制的基本原理,對QPSK中頻全數字解調器的...

    標簽: QPSK FPGA 中頻 全數字

    上傳時間: 2013-05-30

    上傳用戶:as275944189

  • OFDM發射機系統的FPGA設計

    無線局域網是計算機網絡技術和無線通信技術相結合的產物,是利用無線媒介傳輸信息的計算機網絡。在無線通信信道中,由于多徑時延不可避免地存在符號間干擾,正交頻分復用(OFDM)作為一種可以有效對抗符號間干擾(ISI)和提高頻譜利用率的高速傳輸技術,引起了廣泛關注。在無線局域網(WLAN)系統中,OFDM調制技術已經被采用作為其物理層標準,并且公認為是下一代無線通信系統中的核心技術。基于IEEE802.11a的無線局域網標準的物理層采用了OFDM技術,能有效的對抗多徑信道衰落,達到54Mbps的速度,而未來而的IEEE802.11n將達到100Mbps的高速。因此,研發以OFDM為核心的原型機研究非常有必要。 本文在深入理解OFDM技術的同時,結合相應的EDA工具對系統進行建模并基于IEEE802.11a物理層標準給出了一種OFDM基帶發射機系統的FPGA實現方案。整個設計采用目前主流的自頂向下的設計方法,由總體設計至詳細設計逐步細化。在系統功能模塊的FPGA實現過程中,針對Xilinx一款160萬門的Spartan-3E XCS1600E芯片,依照:IEEE802.11a幀格式,對發射機系統各個模塊進行了詳細設計和仿真: (1)訓練序列生成模塊,包括長,短訓練序列; (2)信令模塊,包括卷積編碼,交織,BPSK調制映射; (3)數據模塊,包括加擾,卷積編碼,刪余,交織,BPSK/QPSK/16QAM/64QAM調制映射; (4)OFDM處理部分,包括導頻插入,加循環前綴,IFFT處理; (5)對整個發射處理部分聯調,并給出仿真結果另外,還完成了接收機部分模塊的FPGA設計,并給出了相應的頂層結構與仿真波形。最后提出了改進和進一步開發的方向。

    標簽: OFDM FPGA 發射機

    上傳時間: 2013-04-24

    上傳用戶:李彥東

  • DVB-TCOFDM調制解調器的設計與實現

    基于FPGA的DVB-T COFDM調制解調器的設計與實現

    標簽: DVB-TCOFDM 調制解調器

    上傳時間: 2013-05-22

    上傳用戶:fzy309228829

  • GPS中頻信號捕獲算法及其采樣器實現

    基于FPGA的GPS中頻信號捕獲算法及其采樣器實現

    標簽: GPS 中頻信號 捕獲算法 采樣

    上傳時間: 2013-07-02

    上傳用戶:WsyzxxnSej

  • 基于FPGA的邊界掃描控制器的設計

    隨著印制電路板功能的日益增強,結構日趨復雜,系統中各個功能單元之間的連線間距越來越細密,基于探針的電路系統測試方法已經很難滿足現在的測試需要。邊界掃描測試(BST)技術通過將邊界掃描寄存器單元安插在集成電路內部的每個引腳上,相當于設置了施加激勵和觀測響應的內建虛擬探頭,通過該技術可以大大的提高數字系統的可觀測性和可控性,降低測試難度。針對這種測試需求,本文給出了基于FPGA的邊界掃描控制器設計方法。    完整的邊界掃描測試系統主要由測試控制部分和目標器件構成,其中測試控制部分由測試圖形、數據的生成與分析及邊界掃描控制器兩部分構成。而邊界掃描控制器是整個系統的核心,它主要實現JTAG協議的自動轉換,產生符合IEEE標準的邊界掃描測試總線信號,而邊界掃描測試系統工作性能主要取決與邊界掃描控制器的工作效率。因此,設計一個能夠快速、準確的完成JTAG協議轉換,并且具有通用性的邊界掃描控制器是本文的主要研究工作。    本文首先從邊界掃描技術的基本原理入手,分析邊界掃描測試的物理基礎、邊界掃描的測試指令及與可測性設計相關的標準,提出了邊界掃描控制器的總體設計方案。其次,采用模塊化設計思想、VHDL語言描述來完成要實現的邊界掃描控制器的硬件設計。然后,利用自頂向下的驗證方法,在對控制器內功能模塊進行基于Testbench驗證的基礎上,利用嵌入式系統的設計思想,將所設計的邊界掃描控制器集成到SOPC中,構成了基于SOPC的邊界掃描測試系統。并且對SOPC系統進行軟硬件協同仿真,實現對邊界掃描控制器的功能驗證后將其應用到實際的測試電路當中。最后,在基于SignalTapⅡ硬件調試的基礎上,軟硬件結合對整個系統可行性進行了測試。從測試結果看,達到了預期的設計目標,該邊界掃描控制器的設計方案是正確可行的。    本文設計的邊界掃描控制器具有自主知識產權,可以與其他處理器結合構成完整的邊界掃描測試系統,并且為SOPC系統提供了一個很有實用價值的組件,具有很明顯的現實意義。

    標簽: FPGA 邊界掃描 控制器

    上傳時間: 2013-07-20

    上傳用戶:hewenzhi

  • 源碼公開的MCS-51單片機宏匯編器

    周立功的一份文檔,介紹源碼公開的MCS-51單片機宏匯編器,本是一應屆生的習作,是學習編譯原理和C程序設計的“靶子”,雖然該軟件未完全達到滿意效果,不過與Keil公司的A51配合起來使用還是不錯的。

    標簽: MCS 51 源碼 單片機

    上傳時間: 2013-05-19

    上傳用戶:axxsa

  • 基于DSP和FPGA平臺的數字化接收機

    短波通信由于其固有的優點,在無線通信特別是軍事通信中有著很重要的應用,國內外對短波電臺以及高速調制解調器的研究也是相當多,然而有些硬件結構相似的電臺信號特征差異卻很大,這極大地限制了不同電臺間的互通互連。而軟件無線電用軟件代替部分硬件,可以通過不同軟件模塊來實現不同的功能,因此利用軟件無線電,可以在相同的硬件平臺上,實現多種短波數字化業務,而本文重點研究的就是基于軟件無線電的短波串行體制。    首先對短波串行體制標準進行了詳細地研究,并對發射端實現方法進行了具體的說明。其次闡述了中頻數字接收機相關基本理論,在研究信號采樣理論、多速率數字信號處理理論、濾波器設計理論、FPGA硬件數字算法等基礎上,并結合實際應用要求,提出了適合于FPGA實現的數字化中頻處理系統方案,對系統進行了仿真,驗證了系統方案的可行性,然后通過Verilog編程完成了數字下變頻的FPGA實現,效果較好。最后對接收端的基帶處理方法進行了一些探索。   

    標簽: FPGA DSP 數字化 接收機

    上傳時間: 2013-07-19

    上傳用戶:czh415

  • 有線數字電視廣播系統信道編碼

    隨著數字電視全國范圍丌播時間表的臨近,數字電視技術得到很大發展,數字電視信號在信源基帶數據和信道傳輸等方面已經進一步標準化,數字電視傳播途徑也越來越廣,在衛星、地面及有線電視網中傳輸數字電視信號得到迅速發展。借著2008年奧運的東風,數字電視領域的應用研究方興未艾。 本課題目的是完成有線數字電視廣播系統的重要設備--調制器的設計和實現,核心器件選用FPGA芯片。系統硬件實現以國家標準GY/T 170-2001(有線數字電視廣播信道編碼與調制規范)為主要依據,以Xilinx公司的Virtex系列(Virtex 4,Virtex 5)芯片及相關開發板(ML402、ML506)為平臺,主要任務是基于相關標準對其實用技術進行研究和開發。完成了信道編碼和調制的模塊劃分、Verilog HLD程序的編寫(或IP核的調用)和仿真以及在板調試和聯調等工作,設計目的是在提高整個系統集成度的前提下實現多頻點調制。 本文在研究現有數字電視網絡技術和相關產品的基礎上,以國標GY/T170-2001為主要依據并參閱了其他的相關標準,提出了多頻點QAM調制器的實現方案。整個工作包括:模塊劃分,完成了基帶物理接口(輸入)、包頭反轉與隨機化、RS編碼、卷積交織、碼流變換、差分編碼、星座映射、基帶成型(包括Nyquist濾波器、半帶濾波器、CIC濾波器的設計或模塊調用)、高端DAC的配置(輸出)等模塊的Verilog HLD程序的編寫(或者IP核調用)和仿真等工作;成功進行了開發板板級調試,調試的過程中充分利用Xilinx公司的開發板和調試軟件ChipScope,成功設計了驗證方案并進行了模塊驗證;最后進行了各模塊聯調工作,設計了系統驗證方案并成功完成對整個系統的驗證工作。 經測試表明,該系統主要性能達到國家相關標準GY/T 198-2003(有線數字電視廣播QAM調制器技術要求和測量方法)規定的技術指標,可以進入樣機試生產環節。

    標簽: 有線數字電視 廣播系統 信道編碼

    上傳時間: 2013-04-24

    上傳用戶:jiangfire

  • FPGA測試方法研究

    FPGA(Field Programmable Gate Arrays)是目前廣泛使用的一種可編程器件,FPGA的出現使得ASIC(Application Specific Integrated Circuits)產品的上市周期大大縮短,并且節省了大量的開發成本。目前FPGA的功能越來越強大,滿足了目前集成電路發展的新需求,但是其結構同益復雜,規模也越來越大,內部資源的種類也R益豐富,但同時也給測試帶來了困難,FPGA的發展對測試的要求越來越高,對FPGA測試的研究也就顯得異常重要。 本文的主要工作是提出一種開關盒布線資源的可測性設計,通過在FPGA內部加入一條移位寄存器鏈對開關盒進行配置編程,使得開關盒布線資源測試時間和測試成本減少了99%以上,而且所增加的芯片面積僅僅在5%左右,增加的邏輯資源對FPGA芯片的使用不會造成任何影響,這種方案采用了小規模電路進行了驗證,取得了很好的結果,是一種可行的測試方案。 本文的另一工作是采用一種FPGA邏輯資源的測試算法對自主研發的FPGA芯片FDP250K的邏輯資源進行了嚴格、充分的測試,從FPGA最小的邏輯單元LC開始,首先得到一個LC的測試配置,再結合SLICE內部兩個LC的連接關系得到一個SLICE邏輯單元的4種測試配置,并且采用陣列化的測試方案,同時測試芯片內部所有的邏輯單元,使得FPGA內部的邏輯資源得完全充分的測試,測試的故障覆蓋率可達100%,測試配置由配套編程工具產生,測試取得了完滿的結果。

    標簽: FPGA 測試 方法研究

    上傳時間: 2013-06-29

    上傳用戶:Thuan

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