基于FPGA的can 總線設(shè)計(jì)，采用verilog語(yǔ)言編寫。在FPGA的開發(fā)環(huán)境下，新建一個(gè)工程，然后將本文件中的各個(gè)源代碼添加進(jìn)工程里，即可運(yùn)行仿真。
標(biāo)簽： FPGA can 總線設(shè)計(jì)
上傳時(shí)間： 2013-09-03
上傳用戶：498732662
詳細(xì)地講述了各個(gè)中FPGA的例子，是初學(xué)者的選擇。謝謝站長(zhǎng)給這個(gè)機(jī)會(huì)。
標(biāo)簽： FPGA
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基于FPGA的I2C總線模擬，采用verilog HDL語(yǔ)言編寫。
標(biāo)簽： FPGA I2C 總線模擬
上傳用戶：rologne
基于FPGA的usb程序，采用VHDL語(yǔ)言編寫。\r\n開發(fā)環(huán)境為ISE或者M(jìn)AXPLUS2。
標(biāo)簽： FPGA usb 程序
上傳用戶：libenshu01
這是一個(gè)用C語(yǔ)言寫的SPI讀寫FPGA的典型代碼，具有一定的參照開發(fā)價(jià)值
標(biāo)簽： FPGA SPI C語(yǔ)言 讀寫
上傳用戶：hzy5825468
基于FPGA的串行通信UART控制器，采用VHDL語(yǔ)言編寫，包含多個(gè)子模塊。\r\n在ISE或FPGA的其它開發(fā)環(huán)境下新建一個(gè)工程，然后將文檔中的各個(gè)模塊程序添加進(jìn)去，即可運(yùn)行仿真。源程序已經(jīng)過(guò)本人的仿真驗(yàn)證。
標(biāo)簽： FPGA UART 串行通信 控制器
上傳用戶：xieguodong1234
基于CPLD-FPGA的半整數(shù)分頻器的設(shè)計(jì)，用于設(shè)計(jì)EDA
標(biāo)簽： CPLD-FPGA 整數(shù) 分頻器
上傳用戶：pioneer_lvbo
基于fpga的嵌入系統(tǒng)的設(shè)計(jì)
標(biāo)簽： fpga 嵌入系統(tǒng)
上傳時(shí)間： 2013-09-04
上傳用戶：ynwbosss
大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時(shí)鐘設(shè)計(jì)的方法
標(biāo)簽： FPGA 大型 多時(shí)鐘 策略
上傳用戶：妄想演繹師
該文闡述了現(xiàn)場(chǎng)可編程邏輯器件FPGA的主要特點(diǎn)，應(yīng)用FPGA芯片和VHDL硬件描述語(yǔ)言設(shè)計(jì)的模擬示波器數(shù)字信號(hào)顯示系統(tǒng)的設(shè)計(jì)原理和設(shè)計(jì)方法。
標(biāo)簽： FPGA 現(xiàn)場(chǎng)可編程 邏輯器件
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