頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域。目前，常用的頻率合成技術(shù)有直接式頻率合成，鎖相頻率合成和直接數(shù)字頻率合成(DDS)。本次設(shè)計是利用FPGA完成一個DDS系統(tǒng)并利用該系統(tǒng)實現(xiàn)模擬信號的數(shù)字化調(diào)頻。 DDS是把一系列數(shù)字量形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其他任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括：相位累加器，可在時鐘的控制下完成相位的累加；相位碼—幅度碼轉(zhuǎn)換電路，一般由ROM實現(xiàn)；DA轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。DDS系統(tǒng)可以很方便地獲得頻率分辨率很精細(xì)且相位連續(xù)的信號，也可以通過改變相位字改變信號的相位，因此也廣泛用于數(shù)字調(diào)頻和調(diào)相。本次數(shù)字化調(diào)頻的基本思想是利用AD轉(zhuǎn)換電路將模擬信號轉(zhuǎn)換成數(shù)字信號，同時用該數(shù)字信號與一個固定的頻率字累加，形成一個受模擬信號幅度控制的頻率字，從而獲得一個頻率受模擬信號的幅度控制的正弦波，即實現(xiàn)了調(diào)頻。該DDS數(shù)字化調(diào)頻方案的硬件系統(tǒng)是以FPGA為核心實現(xiàn)的。使用Altera公司的ACEX1K系列FPGA，整個系統(tǒng)由VHDL語言編程，開發(fā)軟件為MAX+PLUSⅡ。經(jīng)過實際測試，該系統(tǒng)在頻率較低時與理論值完全符合，但在高頻時，受器件速度的限制，波形有較大的失真。
標(biāo)簽： FPGA DDS 數(shù)字化 調(diào)頻
上傳時間： 2013-06-14
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本文結(jié)合工程需要詳細(xì)論述了一種數(shù)字相位計的實現(xiàn)方法，該方法是基于FPGA(現(xiàn)場可編程門陣列)芯片運(yùn)用FFT(快速傅立葉變換)算法完成的。首先，從相位測量的原理出發(fā)，分析了傳統(tǒng)相位計的缺點，給出了一種高可靠性的相位檢測實用算法，其算法核心是對采集信號進(jìn)行FFT變換，通過頻譜分析，實現(xiàn)對參考信號和測量信號初相位的檢測，并同時闡述了FPGA在實現(xiàn)數(shù)字相位計核心FFT算法中的優(yōu)勢。在優(yōu)化的硬件結(jié)構(gòu)中，利用多個乘法器并行運(yùn)算的方式加快了蝶形運(yùn)算單元的運(yùn)算速度；內(nèi)置雙端口RAM、旋轉(zhuǎn)因子ROM使數(shù)據(jù)存儲的速度得到提高；采用了流水線的工作方式使數(shù)據(jù)的存儲、運(yùn)算在時間上達(dá)到匹配。整個設(shè)計采用VHDL(超高速硬件描述語言)語言作為系統(tǒng)內(nèi)部硬件結(jié)構(gòu)的描述手段，在Altera的QuartusⅡ軟件支持下完成。仿真結(jié)果表明，基于FPGA實現(xiàn)的FFT算法無論在速度和精度上都滿足了相位測量的需要，其運(yùn)算64點數(shù)據(jù)僅需27.5us，最大誤差在1％之內(nèi)。
上傳時間： 2013-06-04
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ARM嵌入式技術(shù)在工業(yè)和生活中正得到越來越廣泛的應(yīng)用，為了適應(yīng)技術(shù)的發(fā)展和社會的需求，滿足為社會培養(yǎng)創(chuàng)新型人才的需要，高校通信類和電子類專業(yè)開設(shè)ARM嵌入式技術(shù)相關(guān)課程及其實驗課程將成為趨勢。在課程中設(shè)置合理實驗，可以有效提高學(xué)生的動手能力和培養(yǎng)創(chuàng)新性思維，幫助學(xué)生更快、更好地掌握理論和應(yīng)用技術(shù)。 論文設(shè)計的ARM嵌入式教學(xué)實驗系統(tǒng)包括一塊適合普通高校嵌入式技術(shù)實驗課程教學(xué)的實驗開發(fā)板及其配套的實驗。該實驗系統(tǒng)針對一般高校所開設(shè)的ARM嵌入式技術(shù)相關(guān)課程的要求而設(shè)計，配套實驗符合教學(xué)大綱及實驗課時的要求。 論文設(shè)計的實驗開發(fā)板主要組成模塊有：最小系統(tǒng)，包括控制器模塊、電源模塊、復(fù)位模塊、Flash ROM模塊、SDRAM模塊、JTAG接口等；擴(kuò)展接口，包括LED、鍵盤、RS232串口、I2C接口、液晶模塊、以太網(wǎng)模塊等。實驗開發(fā)板采用S3C4510B網(wǎng)絡(luò)控制芯片用作控制和信號處理，使用網(wǎng)絡(luò)接口芯片DM9161和隔離變壓器H1102完成網(wǎng)絡(luò)接入，使用AM29LV160和HY57V641620HG構(gòu)建16位存儲單元，使用AT24C01和PCF8583來構(gòu)建I2C接口，使用MAX232完成TTL電平轉(zhuǎn)換以擴(kuò)展RS232串口，并擴(kuò)展鍵盤和LCD實現(xiàn)人機(jī)交互。實驗開發(fā)板的硬件設(shè)計充分考慮了一般高校實驗室的條件和需求，能夠較好地將成本控制在150元左右，有利于在有限的條件下為每個學(xué)生盡可能的創(chuàng)造動手制作PCB的實驗條件。實驗板的接口設(shè)計能夠讓學(xué)生較為方便地開展實驗，并考慮了實驗板擴(kuò)展和二次開發(fā)的需要。 論文設(shè)計的實驗系統(tǒng)配套實驗主要有基礎(chǔ)實驗、擴(kuò)展實驗和設(shè)計實驗。基礎(chǔ)實驗主要幫助學(xué)生熟悉嵌入式系統(tǒng)的片內(nèi)資源和特殊功能寄存器的配置方法，對整個嵌入式系統(tǒng)的架構(gòu)有一定的理解，能編程完成一些簡單的控制功能；擴(kuò)展實驗主要幫助學(xué)生建立嵌入式系統(tǒng)開發(fā)和設(shè)計的基本理念，能夠設(shè)計和實現(xiàn)常見的外設(shè)驅(qū)動程序，能夠進(jìn)行操作系統(tǒng)的配置和移植，能夠自行對實驗板進(jìn)行一定程度的擴(kuò)展；設(shè)計實驗?zāi)軌驇椭鷮W(xué)生提高嵌入式系統(tǒng)的設(shè)計開發(fā)能力，使學(xué)生能根據(jù)需要設(shè)計出實現(xiàn)一定功能的擴(kuò)展模塊，從而使實驗板擴(kuò)展成實現(xiàn)具體功能的工業(yè)產(chǎn)品。基礎(chǔ)實驗包括ADS集成環(huán)境實驗、鍵盤實驗（GPIO輸入）、LED實驗（GPIO輸出）、定時器實驗、外部中斷實驗、UART串口通信實驗、I2C接口實驗、液晶顯示實驗；擴(kuò)展實驗包括建立交叉編譯環(huán)境實驗、操作系統(tǒng)編譯實驗、操作系統(tǒng)移植實驗、以太網(wǎng)通信實驗、TFTP實驗、WEB訪問實驗；設(shè)計實驗包括TCP/IP協(xié)議棧實驗、Web服務(wù)器實驗。學(xué)生通過完成基礎(chǔ)實驗、擴(kuò)展實驗和設(shè)計實驗來達(dá)到教學(xué)大綱的要求，并可以在此基礎(chǔ)上進(jìn)行更深入的創(chuàng)新性開發(fā)實驗，可以滿足一般高校嵌入式技術(shù)實驗課程教學(xué)的需要。 論文介紹了嵌入式交叉編譯環(huán)境的建立以及實驗開發(fā)板設(shè)計完成后進(jìn)行的調(diào)試。實驗開發(fā)板移植的嵌入式操作系統(tǒng)為uClinux，采用的Bootloader為U-boot。論文還簡單介紹了實驗系統(tǒng)的擴(kuò)展方案和二次開發(fā)方案，并對嵌入式新技術(shù)的發(fā)展做了粗淺的探討。 論文所做的工作以科學(xué)發(fā)展觀為指導(dǎo)，是對普通高校ARM嵌入式技術(shù)實驗課程設(shè)計的一次有益探索。
標(biāo)簽： ARM 嵌入式 教學(xué)實驗系統(tǒng)
上傳時間： 2013-04-24
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SA4828 是由英國MITEL 公司推出的一種三相脈寬調(diào)制波發(fā)生器，它采用不對稱規(guī)則采樣SPWM算法，通過存儲在片內(nèi)ROM 中的調(diào)制波與片內(nèi)產(chǎn)生的三角形載波比較，生成SPWM輸出脈沖。SA4
上傳時間： 2013-04-24
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這是有關(guān)cpu和存儲器掛接的一個硬件課程設(shè)計，圖片是用protel 99 se 畫的，程序用唐都儀器調(diào)試通過，僅為一個理論性的東西。自己寫的，請多指教。
上傳時間： 2013-07-22
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現(xiàn)代信息技術(shù)的迅猛發(fā)展，使得圖像處理方面的研究與應(yīng)用，尤其是實時圖像處理引起了更廣泛的關(guān)注。近年來，隨著嵌入式和DSP技術(shù)的不斷發(fā)展，數(shù)字信號處理領(lǐng)域的理論研究成果被逐漸應(yīng)用到實際系統(tǒng)中，從而推動了新理論的產(chǎn)生和應(yīng)用，對圖像處理等領(lǐng)域的技術(shù)發(fā)展起到了十分重要的作用。可見，研究如何將ARM和DSP雙處理器結(jié)構(gòu)應(yīng)用于實時圖像處理系統(tǒng)的新方法有著非常重要的理論價值和應(yīng)用價值。本文主要研究內(nèi)容如下： 1.分析了實時圖像處理領(lǐng)域的最新發(fā)展，得出了以ARM和DSP分別作為實時圖像處理系統(tǒng)核心的優(yōu)勢和劣勢，結(jié)合本課題實時性，高效性和便攜性的特點，設(shè)計一個以ARM+DSP雙處理器為核心的通用實時圖像處理系統(tǒng)，并通過增加或裁剪可以廣泛應(yīng)用于圖像處理和圖像識別領(lǐng)域。 2.掌紋識別技術(shù)是繼指紋識別和虹膜識別后人體生物特征識別領(lǐng)域中最新的研究方向，正處在不斷的研究和探索階段。在論文中，介紹了以ARM+DSP雙處理器為核心的通用實時圖像處理系統(tǒng)和掌紋識別技術(shù)相融合的實例，構(gòu)成最基本的脫機(jī)掌紋識別系統(tǒng)，給出了系統(tǒng)的組成和運(yùn)行的基本流程，實現(xiàn)最基本的識別功能，降低成本，提升實時掌紋識別系統(tǒng)的性能。 3.具體設(shè)計中，在對兩種系統(tǒng)組成方案經(jīng)過比較后，選擇了基于TI公司的TMS320VC5470雙核處理器為核心，根據(jù)TMS320VC5470芯片的特點，對系統(tǒng)平臺的硬件原理進(jìn)行設(shè)計，擴(kuò)充了進(jìn)行研究所需的片外RAM，ROM(Flash)，人機(jī)接口電路，外圍接口電路，仿真接口JTAG等。隨后根據(jù)原理圖所需器件，選擇相對應(yīng)的封裝形式，設(shè)計8層印刷電路板，對BGA封裝形式芯片的扇出方式，布線規(guī)則以及高速數(shù)字電路與高速PCB設(shè)計中涉及的信號完整性問題予以重點研究，較好解決了高密度BGA封裝集成電路的布線及其電磁兼容性問題。除此之外，在軟件設(shè)計方面，討論了針對TMS320VC5470系統(tǒng)脫離主機(jī)開發(fā)環(huán)境成為獨立系統(tǒng)時雙核Bootload的實現(xiàn)、雙核間通訊及程序固化到FLASH中的方法。 本文所做的創(chuàng)新工作是將ARM和DSP有效的相結(jié)合，使他們在實時圖像處理系統(tǒng)中發(fā)揮各自的優(yōu)勢，克服自身的劣勢，提升了實時圖像處理系統(tǒng)的性能，縮小了體積，節(jié)約了成本；并基于上述研究成果，將該ARM+DSP實時圖像處理系統(tǒng)和最新的掌紋識別的原理相結(jié)合，構(gòu)成了手持式掌紋識別系統(tǒng)，對于實時掌紋識別技術(shù)的研究有著非常重要意義。
標(biāo)簽： ARMDSP 實時圖像 處理系統(tǒng)
上傳時間： 2013-07-31
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本文結(jié)合工程需要詳細(xì)論述了一種數(shù)字相位計的實現(xiàn)方法，該方法是基于FPGA(現(xiàn)場可編程門陣列)芯片運(yùn)用FFT(快速傅立葉變換)算法完成的。首先，從相位測量的原理出發(fā)，分析了傳統(tǒng)相位計的缺點，給出了一種高可靠性的相位檢測實用算法，其算法核心是對采集信號進(jìn)行FFT變換，通過頻譜分析，實現(xiàn)對參考信號和測量信號初相位的檢測，并同時闡述了FPGA在實現(xiàn)數(shù)字相位計核心FFT算法中的優(yōu)勢。在優(yōu)化的硬件結(jié)構(gòu)中，利用多個乘法器并行運(yùn)算的方式加快了蝶形運(yùn)算單元的運(yùn)算速度；內(nèi)置雙端口RAM、旋轉(zhuǎn)因子ROM使數(shù)據(jù)存儲的速度得到提高；采用了流水線的工作方式使數(shù)據(jù)的存儲、運(yùn)算在時間上達(dá)到匹配。整個設(shè)計采用VHDL(超高速硬件描述語言)語言作為系統(tǒng)內(nèi)部硬件結(jié)構(gòu)的描述手段，在Altera的QuartusⅡ軟件支持下完成。仿真結(jié)果表明，基于FPGA實現(xiàn)的FFT算法無論在速度和精度上都滿足了相位測量的需要，其運(yùn)算64點數(shù)據(jù)僅需27.5us，最大誤差在1％之內(nèi)。
上傳時間： 2013-05-16
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現(xiàn)場可編程門陣列(FPGA)是近年來迅速發(fā)展起來的新型可編程器件。隨著它的不斷應(yīng)用和發(fā)展，也使電子設(shè)計的規(guī)模和集成度不斷提高。同時也帶來了電子系統(tǒng)設(shè)計方法和設(shè)計思想的不斷推陳出新。 隨著數(shù)字電子技術(shù)的發(fā)展，數(shù)字信號處理的理論和技術(shù)廣泛的應(yīng)用于通訊、語音處理、計算機(jī)和多媒體等領(lǐng)域。快速傅里葉變換(FFT)作為數(shù)字信號處理的核心技術(shù)之一，是離散傅里葉變換的運(yùn)算時間縮短了幾個數(shù)量級。FFT已經(jīng)成為現(xiàn)代信號處理的重要理論之一。 該文的目的就是研究如何應(yīng)用FPGA實現(xiàn)FFT算法，研制具有自己知識產(chǎn)權(quán)的FFT信號處理器具有重要的理論意義和實用意義。 設(shè)計采用基4算法設(shè)計了一個具有實用價值的FFT實時硬件處理器。其中使用了改進(jìn)的CORDIC流水線結(jié)構(gòu)設(shè)計了FFT的蝶型運(yùn)算單元，將硬件不易于實現(xiàn)、運(yùn)算緩慢的乘法單元轉(zhuǎn)換成硬件易于實現(xiàn)、運(yùn)算快捷的加法單元。并根據(jù)基4算法的尋址特點設(shè)計了簡單快速的地址發(fā)生器。整體采用流水線的工作方式，并將雙端口RAM、只讀ROM全部內(nèi)置在FPGA芯片內(nèi)部，使整個系統(tǒng)的數(shù)據(jù)交換和處理速度得以提高。 整個設(shè)計利用ALTERA公司提供的QUARTUSⅡ4.0開發(fā)軟件，采用先進(jìn)的層次化設(shè)計思想，使用一片F(xiàn)PGA芯片完成了整個FFT處理器的電路設(shè)計。整體設(shè)計經(jīng)過時序仿真和硬件仿真，運(yùn)行速度達(dá)到100MHz以上。
上傳時間： 2013-07-01
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DFT(Discrete Fourier Transformation)是數(shù)字信號分析與處理如圖形、語音及圖像等領(lǐng)域的重要變換工具,直接計算DFT的計算量與變換區(qū)間長度N的平方成正比.當(dāng)N較大時,因計算量太大,直接用DFT算法進(jìn)行譜分析和喜好的實時處理是不切實際的.快速傅里葉變換(Fast Fourier Transformation,簡稱FFT)使DFT運(yùn)算效率提高1~2個數(shù)量級.本文的目的就是研究如何應(yīng)用FPGA這種大規(guī)模可編程邏輯器件實現(xiàn)FFT的算法.本設(shè)計主要采用先進(jìn)的基-4DIT算法研制一個具有實用價值的FFT實時硬件處理器.在FFT實時硬件處理器的設(shè)計實現(xiàn)過程中,利用遞歸結(jié)構(gòu)以及成組浮點制運(yùn)算方式,解決了蝶形計算、數(shù)據(jù)傳輸和存儲操作協(xié)調(diào)一致問題.合理地解決了位增長問題.同時,采用并行高密度乘法器和流水線(pipeline)工作方式,并將雙端口RAM、只讀ROM全部內(nèi)置在FPGA芯片內(nèi)部,使整個系統(tǒng)的數(shù)據(jù)交換和處理速度得以很大提高,實際合理地解決了資源和速度之間相互制約的問題.本設(shè)計采用Verilog HDL硬件描述語言進(jìn)行設(shè)計,由于在設(shè)計中采用Xilinx公司提供的稱為Core的IP功能塊極大地提高了設(shè)計效率.
標(biāo)簽： FPGA FFT 數(shù)字處理器 硬件實現(xiàn)
上傳時間： 2013-06-20
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低密度校驗碼（LDPC，Low Density Parity Check Code）是一種性能接近香農(nóng)極限的信道編碼，已被廣泛地采用到各種無線通信領(lǐng)域標(biāo)準(zhǔn)中，包括我國的數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)、歐洲第二代衛(wèi)星數(shù)字視頻廣播標(biāo)準(zhǔn)（DVB-S2，Digital Video Broadcasting-Satellite 2）、IEEE 802.11n、IEEE 802.16e等。它是3G乃至將來4G通信系統(tǒng)中的核心技術(shù)之一。 當(dāng)今LDPC碼構(gòu)造的主流方向有兩個，分別是結(jié)合準(zhǔn)循環(huán)（QC，Quasi Cyclic）移位結(jié)構(gòu)的單次擴(kuò)展構(gòu)造和類似重復(fù)累積（RA，Repeat Accumulate）碼構(gòu)造。相應(yīng)地，主要的LDPC碼編碼算法有基于生成矩陣的算法和基于迭代譯碼的算法。基于生成矩陣的編碼算法吞吐量高，但是需要較多的寄存器和ROM資源；基于迭代譯碼的編碼算法實現(xiàn)簡單，但是吞吐量不高，且不容易構(gòu)造高性能的好碼。 本文在研究了上述幾種碼構(gòu)造和編碼算法之后，結(jié)合編譯碼器綜合實現(xiàn)的復(fù)雜度考慮，提出了一種切實可行的基于二次擴(kuò)展（Dex，Duplex Expansion）的QC-LDPC碼構(gòu)造方法，以實現(xiàn)高吞吐量的LDPC碼收發(fā)端；并且充分利用該類碼校驗矩陣準(zhǔn)循環(huán)移位結(jié)構(gòu)的特點，結(jié)合RU算法，提出了一種新編碼器的設(shè)計方案。 基于二次擴(kuò)展的QC-LDPC碼構(gòu)造方法，是通過對母矩陣先后進(jìn)行亂序擴(kuò)展（Pex，Permutation Expansion）和循環(huán)移位擴(kuò)展（CSEx，Cyclic Shift Expansion）實現(xiàn)的。在此基礎(chǔ)上，為了實現(xiàn)可變碼長、可變碼率，一般編譯碼器需同時支持多個亂序擴(kuò)展和循環(huán)移位擴(kuò)展的擴(kuò)展因子。本文所述二次擴(kuò)展構(gòu)造方法的特點在于，固定循環(huán)移位擴(kuò)展的擴(kuò)展因子大小不變，支持多個亂序擴(kuò)展的擴(kuò)展因子，使得譯碼器結(jié)構(gòu)得以精簡；構(gòu)造得到的碼字具有近似規(guī)則碼的結(jié)構(gòu)，便于硬件實現(xiàn)；（偽）隨機(jī)生成的循環(huán)移位系數(shù)能夠提高碼字的誤碼性能，是對硬件實現(xiàn)和誤碼性能的一種折中。 新編碼器在很大程度上考慮了資源的復(fù)用，使得實現(xiàn)復(fù)雜度近似與碼長成正比。考慮到吞吐量的要求，新編碼器結(jié)構(gòu)完全拋棄了RU算法中串行的前向替換（FS，F(xiàn)orward Substitution）模塊，同時簡化了流水線結(jié)構(gòu)，由原先RU算法的6級降低為4級；為了縮短編碼延時，設(shè)計時安排每一級流水線計算所需的時鐘數(shù)大致相同。 這種碼字構(gòu)造和編碼聯(lián)合設(shè)計方案具有以下優(yōu)勢：相比RU算法，新方案對可變碼長、可變碼率的支持更靈活，吞吐量也更大；相比基于生成矩陣的編碼算法，新方案節(jié)省了50％以上的寄存器和ROM資源，單位資源下的吞吐量更大；相比類似重復(fù)累積碼結(jié)構(gòu)的基于迭代譯碼的編碼算法，新方案使高性能LDPC碼的構(gòu)造更為方便。以上結(jié)果都在Xilinx Virtex II pro 70 FPGA上得到驗證。 通過在實驗板上實測表明，上述基于二次擴(kuò)展的QC-LDPC碼構(gòu)造和相應(yīng)的編碼方案能夠?qū)崿F(xiàn)高吞吐量LDPC碼收發(fā)端，在實際應(yīng)用中具有很高的價值。 目前，LDPC碼正向著非規(guī)則、自適應(yīng)、信源信道及調(diào)制聯(lián)合編碼方向發(fā)展。跨層聯(lián)合編碼的構(gòu)造方法，及其對應(yīng)的編碼算法，也必將成為信道編碼理論未來的研究重點。
上傳時間： 2013-07-26
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