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基于DSP和FPGA實(shí)時(shí)視頻采集、處理和顯示平臺(tái)

基于高速數(shù)字信號(hào)處理器(DSP) 和大規(guī)模現(xiàn)場(chǎng)可編程門陣列( FPGA) ,成功地研制了小型\\r\\n化、低功耗的實(shí)時(shí)視頻采集、處理和顯示平臺(tái). 其中的DSP 負(fù)責(zé)圖像處理,其外圍的全部數(shù)字邏輯功能都集成在一片F(xiàn)PGA 內(nèi),包括高速視頻流FIFO、同步時(shí)序產(chǎn)生與控制、接口邏輯轉(zhuǎn)換和對(duì)視頻編/ 解碼器進(jìn)行設(shè)置的I2 C 控制核等. 通過增大FIFO 位寬、提高傳輸帶寬,降低了占用EMIF 總線的時(shí)間 利用數(shù)字延遲鎖相環(huán)邏輯,提高了顯示接口時(shí)序控制精度. 系統(tǒng)軟件由驅(qū)動(dòng)層、管理層和應(yīng)用層組成,使得硬件管理與

標(biāo)簽： FPGA DSP 實(shí)時(shí)視頻 采集

上傳時(shí)間： 2013-08-08

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基于DSP＋FPGA的實(shí)時(shí)圖像識(shí)別系統(tǒng)硬件與算法設(shè)計(jì)

基于DSP＋FPGA的實(shí)時(shí)圖像識(shí)別系統(tǒng)硬件與算法設(shè)計(jì)

標(biāo)簽： FPGA DSP 實(shí)時(shí)圖像 識(shí)別系統(tǒng)

上傳時(shí)間： 2013-08-09

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16位定點(diǎn)FFT-DSP的FPGA實(shí)現(xiàn)(相關(guān)代碼和使用說明)

16位定點(diǎn)FFT-DSP的FPGA實(shí)現(xiàn)(相關(guān)代碼和使用說明)

標(biāo)簽： FFT-DSP FPGA 定點(diǎn) 代碼

上傳時(shí)間： 2013-08-11

上傳用戶：a471778

用FPGA設(shè)計(jì)DSP,2007年上海FPGA高級(jí)研修班清華博士賀光輝講義

用FPGA設(shè)計(jì)DSP,2007年上海FPGA高級(jí)研修班清華博士賀光輝講義

標(biāo)簽： FPGA 2007 DSP 海

上傳時(shí)間： 2013-08-13

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FPGA開發(fā)板上自帶的LED測(cè)試?yán)?/a>

標(biāo)簽： FPGA LED 開發(fā)板 測(cè)試

上傳時(shí)間： 2013-08-13

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通過 VLYNQ 把 Xilinx FPGA 作為 TI DSP 的外設(shè)

通過 VLYNQ 把 Xilinx FPGA 作為 TI DSP 的外設(shè).rar

標(biāo)簽： Xilinx VLYNQ FPGA DSP

上傳時(shí)間： 2013-08-13

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arm7例程：proteus的ARM學(xué)習(xí)歷程

arm7例程：proteus的ARM學(xué)習(xí)歷程，有相關(guān)的電路和仿真程序，方便初學(xué)者的仿真學(xué)習(xí)。

標(biāo)簽： proteus arm7 ARM

上傳時(shí)間： 2013-08-17

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本文介紹了一種新的使用串行通信進(jìn)行DSP遠(yuǎn)程在線編程方法

本文介紹了一種新的使用串行通信進(jìn)行DSP遠(yuǎn)程在線編程方法。對(duì)設(shè)計(jì)中的主要技術(shù)：DSP與PC機(jī)的串口通信、Flash編程以及DSP自引導(dǎo)等進(jìn)行了詳細(xì)介紹。結(jié)合TI公司的TMS320VC33處理器，闡述了具體的實(shí)現(xiàn)方法

標(biāo)簽： DSP 串行通信 遠(yuǎn)程 編程方法

上傳時(shí)間： 2013-08-19

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分析了MATLAB/Simulink 中DSP Builder 模塊庫(kù)在FPGA 設(shè)計(jì)中優(yōu)點(diǎn)

分析了MATLAB/Simulink 中DSP Builder 模塊庫(kù)在FPGA 設(shè)計(jì)中優(yōu)點(diǎn)，\\r\\n然后結(jié)合FSK 信號(hào)的產(chǎn)生原理，給出了如何利用DSP Builder 模塊庫(kù)建立FSK 信號(hào)發(fā)生器模\\r\\n型，以及對(duì)FSK 信號(hào)發(fā)生器模型進(jìn)行算法級(jí)仿真和生成VHDL 語(yǔ)言的方法，并在modelsim\\r\\n中對(duì)FSK 信號(hào)發(fā)生器進(jìn)行RTL 級(jí)仿真，最后介紹了在FPGA 芯片中實(shí)現(xiàn)FSK 信號(hào)發(fā)生器的設(shè)\\r\\n計(jì)方法。

標(biāo)簽： Simulink Builder MATLAB FPGA

上傳時(shí)間： 2013-08-20

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用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接

用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接，可以參考

標(biāo)簽： CPLD 9054 DSP PLX

上傳時(shí)間： 2013-08-20

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