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Cadence-SPB

  • 單端10-bit SAR ADC IP核的設(shè)計(jì)

    本設(shè)計(jì)通過(guò)采用分割電容陣列對(duì)DAC進(jìn)行優(yōu)化，在減小了D/A轉(zhuǎn)換開(kāi)關(guān)消耗的能量、提高速度的基礎(chǔ)上，實(shí)現(xiàn)了一款采樣速度為1 MS/s的10-bit單端逐次逼近型模數(shù)轉(zhuǎn)換器。使用cadence spectre 工具進(jìn)行仿真，仿真結(jié)果表明，設(shè)計(jì)的D/A轉(zhuǎn)換器和比較器等電路滿足10-bit A/D 轉(zhuǎn)換的要求，逐次逼近A/D轉(zhuǎn)換器可以正常工作。

    標(biāo)簽： bit SAR ADC 10

    上傳時(shí)間： 2013-11-21

    上傳用戶(hù)：chukeey

  • 帶有增益提高技術(shù)的高速CMOS運(yùn)算放大器設(shè)計(jì)

    設(shè)計(jì)了一種用于高速ADC中的高速高增益的全差分CMOS運(yùn)算放大器。主運(yùn)放采用帶開(kāi)關(guān)電容共模反饋的折疊式共源共柵結(jié)構(gòu)，利用增益提高和三支路電流基準(zhǔn)技術(shù)實(shí)現(xiàn)一個(gè)可用于12~14 bit精度，100 MS/s采樣頻率的高速流水線（Pipelined）ADC的運(yùn)放。設(shè)計(jì)基于SMIC 0.25 μm CMOS工藝，在Cadence環(huán)境下對(duì)電路進(jìn)行Spectre仿真。仿真結(jié)果表明，在2.5 V單電源電壓下驅(qū)動(dòng)2 pF負(fù)載時(shí)，運(yùn)放的直流增益可達(dá)到124 dB，單位增益帶寬720 MHz，轉(zhuǎn)換速率高達(dá)885 V/μs，達(dá)到0.1%的穩(wěn)定精度的建立時(shí)間只需4 ns，共模抑制比153 dB。

    標(biāo)簽： CMOS 增益提高 運(yùn)算 放大器設(shè)計(jì)

    上傳時(shí)間： 2014-12-23

    上傳用戶(hù)：jiiszha

  • cadence操作常用快捷鍵總結(jié)

    schematic常用快捷鍵 x：檢查并存盤(pán) s：存盤(pán) [：縮小 ]：放大 F：整圖居中顯示 u：撤銷(xiāo)上一次操作 Esc：清楚剛鍵入的命令 c：復(fù)制 m：移動(dòng)

    標(biāo)簽： cadence 操作 快捷鍵

    上傳時(shí)間： 2013-11-21

    上傳用戶(hù)：王楚楚

  • PCB Layout圖文教程終結(jié)版

    制作此教程的目的旨在學(xué)習(xí)， 網(wǎng)上也有很多講的比較好的教程，此做并不是想跟他們比什么，希望此教程能對(duì)大家學(xué)習(xí)有所幫助。每個(gè)教程講的內(nèi)容不盡相同，希望此教程能夠幫助大家快速學(xué)習(xí)Alitum Designer、PADS 和Cadence。

    標(biāo)簽： Layout PCB 圖文教程

    上傳時(shí)間： 2014-01-14

    上傳用戶(hù)：q986086481

  • Cadence_SPB16.2中文教程

    cadence

    標(biāo)簽： Cadence_SPB 16.2 教程

    上傳時(shí)間： 2013-11-10

    上傳用戶(hù)：ddddddd

  • Cadence_SPB16.2入門(mén)教程——PCB布線（三）

    Cadence入門(mén)的很好教程

    標(biāo)簽： Cadence_SPB 16.2 PCB 入門(mén)教程

    上傳時(shí)間： 2013-10-11

    上傳用戶(hù)：愛(ài)死愛(ài)死

  • cadence講義(清華大學(xué)微電子所)

    清華大學(xué)微電子所，PPT轉(zhuǎn)PDF，共122頁(yè)

    標(biāo)簽： cadence 講義 清華大學(xué) 微電子所

    上傳時(shí)間： 2013-12-21

    上傳用戶(hù)：xiaojie

  • 小型化設(shè)計(jì)的實(shí)現(xiàn)與應(yīng)用

    電子產(chǎn)品功能越來(lái)越強(qiáng)大的同時(shí)，對(duì)便攜的要求也越來(lái)越高，小型化設(shè)計(jì)成為很多電子設(shè)計(jì)公司的研究課題。本文以小型化設(shè)計(jì)的方法、挑戰(zhàn)和趨勢(shì)為主線，結(jié)合Cadence SPB16.5在小型化設(shè)計(jì)方面的強(qiáng)大功能，全面剖析小型化設(shè)計(jì)的工程實(shí)現(xiàn)。主要包括以下內(nèi)容：小型化設(shè)計(jì)的現(xiàn)狀和趨勢(shì)，以及現(xiàn)在主流的HDI加工工藝，介紹最新的ANYLAYER（任意階）技術(shù)的設(shè)計(jì)方法以及工藝實(shí)現(xiàn)，介紹埋阻、埋容的應(yīng)用，埋入式元器件的設(shè)計(jì)方法以及工藝實(shí)現(xiàn)。同時(shí)介紹Cadence SPB16.5軟件對(duì)小型化設(shè)計(jì)的支持。最后介紹HDI設(shè)計(jì)在高速中的應(yīng)用以及仿真方法，HDI在通信系統(tǒng)類(lèi)產(chǎn)品中的應(yīng)用，HDI和背鉆的比較等。

    標(biāo)簽：

    上傳時(shí)間： 2014-01-18

    上傳用戶(hù)：yph853211

  • Cadence完全學(xué)習(xí)手冊(cè)(下)

    從網(wǎng)上收集的資料，感覺(jué)不錯(cuò)。

    標(biāo)簽： Cadence 學(xué)習(xí)手冊(cè)

    上傳時(shí)間： 2013-12-20

    上傳用戶(hù)：sc965382896

  • Cadence完全學(xué)習(xí)手冊(cè)(中)

    從網(wǎng)上收集的資料，感覺(jué)不錯(cuò)。

    標(biāo)簽： Cadence 學(xué)習(xí)手冊(cè)

    上傳時(shí)間： 2014-12-24

    上傳用戶(hù)：shen1230

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