數字存儲器和混合信號超大規模集成電路
本書系統地介紹了數字、存儲器和混合信號VLSI系統的測試和可測試性設計。該書是根據作者多年的科研成果和教學實踐，結合國際上關注的最新研究熱點并參考大量的文獻撰寫的。全書共分三個部分。第一部分是測試基礎，介紹了測試基本概念、測試設備、測試經濟學和故障模型。第二部分是測試方法，詳細論述了組合和時序電路的測試生成、存儲器測試、基于DSP和基于模塊的模擬與混合信號測試、延遲測試和IDDQ測試等。第三部分是可測試性設計，包括掃描設計、BIST、邊界掃描測試、模擬測試總線標準和基于IP芯核的SOC（System on a chip）測試。
可測試性設計（Design-For-Testability，DFT）已經成為芯片設計中不可或缺的重要組成部分。它通過在芯片的邏輯設計中加入測試邏輯提高芯片的可測試性。在高性能通用 CPU 的設計中，可測試性設計技術得到了廣泛的應用。本文結合幾款流行的 CPU，綜述了可應用于通用 CPU 等高性能芯片設計中的各種可測試性方法，包括掃描設計（Scan Design），內建自測試（Built-In Self-Test，BIST），測試點插入（Test Point Insertion），與 IEEE 1149.1標準兼容的邊界掃描設計（Boundary Scan Design，BSD）等技術。
