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用verilog語言編的正弦波發(fā)生器
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MIPS處理器的控制verilog代碼
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用Verilog語言實現(xiàn)了一個8bit的超前進(jìn)位加法器
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實現(xiàn)簡單十六位加法器及測試程序 的verilog代碼
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自己編制的加法器的verilog程序 希望對大家有所幫助
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verilog加法器,附加測試文件 可用modelsim 仿真實現(xiàn)
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