將VHDL設計轉換成Verilog設計的程式
標簽: Verilog VHDL 程式
上傳時間: 2016-01-18
上傳用戶:wkchong
JPEG的硬體設計採用的是VHDL設計,有源碼
標簽: JPEG VHDL 有源
上傳用戶:agent
一個用c編程的gprs發送簡訊程式,可設定手機號碼與簡訊發送,簡訊使用UCS1編碼格式
標簽: gprs UCS1 程式
上傳時間: 2014-01-21
上傳用戶:ls530720646
使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)
標簽: WiMax FPGA OFDM VHDL
上傳時間: 2016-01-22
上傳用戶:zhuyibin
一個簡單的游戲設計...好好玩的
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上傳時間: 2013-12-31
上傳用戶:edisonfather
μCOSII中文教程,代碼是以pc為目標系統進行運行和測試的.而不是通過仿真器運行,用戶需要簡單地編譯、鏈接和執行.
標簽: COSII 運行 教程 代碼
上傳時間: 2016-01-30
上傳用戶:維子哥哥
倒數計時器 提供時間到關機的功能 可自由設定是否關機或者提供警示
上傳時間: 2016-02-02
上傳用戶:lepoke
本書分為上篇、中篇和下篇三個部分,上篇為Windows CE結構分析,中篇為Windows CE情景分析,下篇為實驗手冊。每一篇又劃分為若 干章。上篇包含有引言,Windows CE體系結構,處理 器排程,儲存管理 ,檔案系統和設備管理 等六 章。中篇包含有系統初始化,處理 器排程過程,分頁處理 ,檔案處理 和驅動器載入等五章。下篇包含有Windows CE應用程式開發,Windows CE系統開發,評測與總結以及實習等四章。 上篇的重點在於分析Windows CE kernel的結構以及工作原理 。這個部分是掌握Windows CE作業系統的基礎。 中篇重點在於分析Windows CE kernel的實際運行 過程。如果說 上篇是從靜態的角度 分析Windows CE kernel,那麼中篇則是試圖從動態的角度 給讀 者一個有關Windows CE kernel的描述。希望讀 者能夠通過對中篇的閱讀 理 解,在頭腦中形成有關Windows CE kernel的多方位的運作情景。 下篇著重於有關Windows CE的應用。對理 論 的掌握最終要應用到實務中。
標簽: 分
上傳時間: 2013-12-23
上傳用戶:FreeSky
利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器(數碼管)之外的所有數字電路功能。所有數字邏輯功能都在CPLD器件上用VHDL語言實現。這樣設計具有體積小、設計周期短(設計過程中即可實現時序仿真)、調試方便、故障率低、修改升級容易等特點。 本設計采用自頂向下、混合輸入方式(原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設計)實現數字鐘的設計、下載和調試。 一、 功能說明 已完成功能 1. 完成秒/分/時的依次顯示并正確計數; 2. 秒/分/時各段個位滿10正確進位,秒/分能做到滿60向前進位; 3. 定時鬧鐘:實現整點報時,又揚聲器發出報時聲音; 4. 時間設置,也就是手動調時功能:當認為時鐘不準確時,可以分別對分/時鐘進行調整; 5. 利用多余兩位數碼管完成秒表顯示:A、精度達10ms;B、可以清零;C、完成暫停 可以隨時記時、暫停后記錄數據。 待改進功能: 1. 鬧鐘只是整點報時,不能手動設置報時時間,遺憾之一; 2. 秒表不能向秒進位,也就是最多只能記時100ms; 3. 秒表暫停記錄數據后不能在原有基礎上繼續計時,而是復位重新開始。 【注意】秒表為后來添加功能,所以有很多功能不成熟!
標簽: CPLD VHDL 芯片 時鐘源
上傳時間: 2014-01-02
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對QAM的頻譜、散圖、眼圖以及誤碼率進行了仿真。使用matlab語言。
標簽: matlab QAM 頻譜 眼圖
上傳時間: 2014-02-01
上傳用戶:四只眼
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