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A題

Verilog HDL Synthesis, A Practical Primer

·Verilog HDL Synthesis, A Practical Primer

標簽： nbsp Synthesis Practical Verilog

上傳時間： 2013-04-24

上傳用戶：muhongqing
A SystemC-Primer.pdf

資料->【E】光盤論文->【E5】英文書籍->A SystemC-Primer.pdf

標簽： SystemC-Primer

上傳時間： 2013-04-24

上傳用戶：1583060504
02 calgary PhD A Java-Based Wireless Framework for Location-Based Services Applications.pdf

資料->【E】光盤論文->【E1】斯坦福博士論文->02 calgary PhD A Java-Based Wireless Framework for Location-Based Services Applications.pdf

標簽： Location-Based Applications Java-Based Framework

上傳時間： 2013-07-02

上傳用戶：亞亞娟娟123
MSP430定時器A測量脈沖寬度

MSP430定時器A測量脈沖寬度附加程序和注釋詳解

標簽： MSP 430 定時器測量

上傳時間： 2013-06-26

上傳用戶：372825274
使用VHDL語言編寫的A/D轉換程序

使用VHDL語言編寫的A/D轉換程序，可在FPGA平臺使用

標簽： VHDL 語言編寫程序

上傳時間： 2013-08-06

上傳用戶：杏簾在望
This is a document for CYCLONE Develop Kits type LJ-FN300 FPGANIOS. Wish this would help you to find

This is a document for CYCLONE Develop Kits type LJ-FN300 FPGANIOS. Wish this would help you to find what kits can be select to use.

標簽： FPGANIOS document CYCLONE Develop

上傳時間： 2013-08-16

上傳用戶：563686540
This brief introduce a kind of the framework construction to materialize the system. And an example

This brief introduce a kind of the framework construction to materialize the system. And an example was given with the discussion on the performence.

標簽： construction materialize introduce framework

上傳時間： 2013-08-17

上傳用戶：ysystc699
this is a sample about usb out transmission

this is a sample about usb out transmission,it s default installation is D:\\RedLogic\\RCII_samples, and the software environment is quatrusII 5.0,it is usefull for studying hardware and usb.

標簽： transmission sample about this

上傳時間： 2013-08-24

上傳用戶：座山雕牛逼
一篇關于CORDIC的文章A survey of CORDIC algorithms for FPGA based computers

一篇關于CORDIC的文章A survey of CORDIC algorithms for FPGA based computers

標簽： CORDIC algorithms computers survey

上傳時間： 2013-08-31

上傳用戶：lliuhhui
采用FPGA模擬高動態GPS信號源中的C／A碼產生器

本文：采用了FPGA方法來模擬高動態(Global Position System GPS)信號源中的C／A碼產生器。C／A碼在GPS中實現分址、衛星信號粗捕和精碼(P碼)引導捕獲起著重要的作用，通過硬件描述語言VERILOG在ISE中實現電路生成，采用MODELSIM、SYNPLIFY工具分別進行仿真和綜合。

標簽： FPGA GPS 模擬動態

上傳時間： 2013-08-31

上傳用戶：pwcsoft

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