現(xiàn)場可編程門陣列(FPGA)是一種可實現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現(xiàn)的，所以相對于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費太多的時間。這在基于時序驅(qū)動的工藝映射和布局布線以及靜態(tài)時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導(dǎo)通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負(fù)面因素。 本論文提出快速而精確的現(xiàn)場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導(dǎo)出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結(jié)果驗證了我們精確的時延模型在時間上的開銷少的性能。 在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網(wǎng)的起點就是線網(wǎng)的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對性能提高不多)。本論文通過對dogleg現(xiàn)象進行了探索，并驗證了在使用SUBSET開關(guān)盒的情況下，dogleg能提高FPGA的布通率。
標(biāo)簽：
FPGA
布線
法的研究
上傳時間：
2013-07-24
上傳用戶：yezhihao
