在冶金、化工，機械等各類工業控制中，電加熱爐都得到了廣泛的應用。目前國內的電加熱爐溫度控制器大多還停留在國際60年代水平，仍在使用繼電一接觸器控制或常規PID控制，自動化程度低，動態控制精度差，滿足不了日益發展的工藝技術要求。電加熱爐的溫度是生產工藝的一項重要指標，溫度控制的好壞將直接影響產品的質量。電加熱爐由電阻絲加熱，溫度控制具有非線性、大滯后、大慣性、時變性、升溫尊向性等特點。而且，在實際應用和研究中，電加熱爐溫度控制遇到了很多困難：第一，很難建立精確的數學模型：第二，不能很好地解決非線性、大滯后等問題。以精確數學模型為基礎地經典控制理論和現代控制論在解決這些問題時遇到了極大地困難，而以語言規則模型(IF—THEN)為基礎的模糊控制理論卻是解決上述問題的有效途徑和方法。國內現有的一些模糊設計方法大多存在不同缺點，而且真正把理論研究應用到實際系統的也較少。所以，深入研究在電加熱爐系統控制中具體模糊控制設計理論是十分必要的。本文針對電加熱爐這一控制對象，以Ts．94—1型號的箱形電加熱爐為參考對象，分別采用工業控制中普遍使用的PID控制、經常見到的模糊控制策略，如基本模糊控制，對其進行仿真實驗，比較，并進行了理論分析。針對上述電加熱爐控制中存在的問題，本文設計了雙模糊控制器。雙模糊控制器在參數自整定模糊控制理論的基礎上，對比例因子進行調整，克服原算法復雜麗不實用的特點，根據電加熱爐不同的工作狀態采用不同的模糊控制器，提高了控制精度，改善了控制效果。本文把模糊控制與神經網絡技術相結合，利用神經網絡很強的學習能力和自適應能力，建立了自適應神經模糊推理系統。把不依賴精確數學模型的模糊控制系統與有價值的經驗數據或參考模型相結合，彌補了模糊控制的不足，使模糊控制系統更能發揮其強大優勢，控制效果理想。在實踐應用方面，以電加熱爐為控制對象，開發了89C51單片機模糊控制器，主要進行了硬件和軟件的設計。
上傳時間： 2013-10-28
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FPGA實現多進制FSK的調制解調
上傳時間： 2014-08-20
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2013-11-23
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野火stm32-詳解如何用STM32官方庫來開發自己的程序。
上傳時間： 2013-10-17
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UCos-ii_在STM32上的移植詳解
上傳時間： 2013-11-05
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FPGA實現多進制FSK的調制解調
上傳時間： 2013-11-19
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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知識_熱轉印PCB制板過程實錄熱轉印做PCB板的
上傳時間： 2013-11-07
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上傳時間： 2013-12-19
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上傳時間： 2013-10-26
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