51單片機(jī)控制AD9851產(chǎn)生20HZ-1Mhz的正弦波，并且實(shí)現(xiàn)了按不同步進(jìn)頻率掃屏
上傳時(shí)間： 2015-12-02
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Atmega s Test code with 1Mhz Blink LED
標(biāo)簽： Atmega Blink 1Mhz Test
上傳時(shí)間： 2013-12-24
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This paper presents the key circuits of a 1Mhz bandwidth, 750kb/s GMSK transmitter. The fractional-N synthesizer forming the basis of the transmitter uses a combined phasefrequency detector (PFD) and digital-to-analog converter (DAC) circuit element to obtain >28dB high frequency noise reduction when compared to classicalfrequency synthesis.
標(biāo)簽： fractional-N transmitter bandwidth circuits
上傳時(shí)間： 2016-04-14
上傳用戶：er1219
用層次化設(shè)計(jì)完成倒計(jì)時(shí)裝置 輸入：16位二進(jìn)制倒計(jì)時(shí)起始數(shù)字、倒計(jì)時(shí)起始數(shù)字的輸入使能信號(hào)、 倒計(jì)時(shí)開(kāi)始信號(hào)、復(fù)位信號(hào)、1Mhz時(shí)鐘信號(hào)、10Hz時(shí)鐘信號(hào)。 輸出：數(shù)碼管數(shù)據(jù)信號(hào)及宣統(tǒng)信號(hào)，倒計(jì)時(shí)結(jié)束信號(hào)。
標(biāo)簽： 計(jì)時(shí) 信號(hào) 1Mhz 數(shù)字
上傳時(shí)間： 2016-07-19
上傳用戶：xuan‘nian
按照音符來(lái)設(shè)定頻率和8253定時(shí)/計(jì)數(shù)器的延時(shí)時(shí)間。8253的CLK0接1Mhz時(shí)鐘，GATE0接＋5V，OUT0接8255的PA0,J1接喇叭，編程使計(jì)算機(jī)的數(shù)字鍵1、2、3、4、5、6、7作為電子琴按鍵，按下即發(fā)出相應(yīng)的音階。 要求： (1)層以8255接八個(gè)開(kāi)關(guān)K1~K8，做電子琴按鍵輸入。 (2) 以8253控制揚(yáng)聲器，撥動(dòng)不同的開(kāi)關(guān)，發(fā)出相應(yīng)的音階。
標(biāo)簽： 8253 1Mhz CLK0 設(shè)定
上傳時(shí)間： 2016-08-12
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能夠測(cè)量0hz~1Mhz范圍內(nèi)的各種頻率，有自動(dòng)換檔功能
上傳時(shí)間： 2016-10-21
上傳用戶：lixinxiang
智能頻率計(jì) 1. 頻率測(cè)量范圍為1Hz~1Mhz 2. 當(dāng)頻率在1KHz以下時(shí)采用測(cè)周方法 其它情 況采用測(cè)頻方法.二者之間自動(dòng)轉(zhuǎn)換 3. 測(cè)量結(jié)果顯示在數(shù)碼管上,單位可以是Hz（Ｈ）、 KHz（ＡＨ）或MHz（ＢＨ）。 ４. 測(cè)量過(guò)程不顯示數(shù)據(jù)，待測(cè)量結(jié)果結(jié)束后，直接顯示結(jié)果。
上傳時(shí)間： 2013-12-29
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8位十進(jìn)制數(shù)字頻率計(jì) 測(cè)量頻率范圍在1HZ—1Mhz之間
標(biāo)簽： 1Mhz 1HZ 8位 十進(jìn)制
上傳時(shí)間： 2017-06-04
上傳用戶：aeiouetla
本文介紹了一對(duì)高頻超聲波驅(qū)動(dòng)電路，此超聲波換能器驅(qū)動(dòng)電路的發(fā)射頻率高達(dá)1Mhz，而目前包括集成電路發(fā)射模塊和分立元件組成的驅(qū)動(dòng)電路發(fā)射頻率多為40KHz。本電路主要用于對(duì)精度要求極高，如基于超聲波的精確測(cè)量、美容器等領(lǐng)域。此電路為超聲波應(yīng)用于更多的領(lǐng)域提供了必要的準(zhǔn)備。
標(biāo)簽： 超聲波換能器
上傳時(shí)間： 2022-05-11
上傳用戶：XuVshu
本論文設(shè)計(jì)了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實(shí)現(xiàn)低通濾波,截止頻率為1Mhz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進(jìn)制,采樣頻率為10MHz。 論文首先簡(jiǎn)要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質(zhì)、結(jié)構(gòu),根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對(duì)系數(shù)放大512倍并取整,并用Matlab對(duì)數(shù)字濾波器原理進(jìn)行了證明。同時(shí)簡(jiǎn)述了EDA技術(shù)和FPGA設(shè)計(jì)流程。 其次,論文說(shuō)明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語(yǔ)言在Modelsim環(huán)境下進(jìn)行了功能測(cè)試。對(duì)于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡(jiǎn)單的系數(shù)乘法直接進(jìn)行移位和取反,可以極大的節(jié)省資源和優(yōu)化設(shè)計(jì)。而對(duì)普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實(shí)現(xiàn)了乘積的運(yùn)算；另外,在本設(shè)計(jì)進(jìn)行部分積累加時(shí),采用舍取冗余位,主要是根據(jù)設(shè)計(jì)時(shí)已對(duì)系數(shù)進(jìn)行了放大,而輸出時(shí)又要將結(jié)果相應(yīng)的縮小,所以在累加時(shí),提前對(duì)部分積縮小,從而減少了運(yùn)算量,從時(shí)間和資源上都得到了優(yōu)化。 論文的最后分別用Modelsim和Quartus II進(jìn)行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結(jié)果和Matlab中原理驗(yàn)證時(shí)得到的理想值進(jìn)行了比較,并對(duì)所產(chǎn)生的誤差進(jìn)行了分析。仿真結(jié)果表明：本16階FIR數(shù)字濾波器設(shè)計(jì)能夠?qū)崿F(xiàn)截止頻率為1Mhz的低通濾波,并且工作頻率可達(dá)150MHz以上。
上傳時(shí)間： 2013-05-24
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